一种用于集成电路封装的高速模数转换器有机基板

摘要

一种用于集成电路封装的高速模数转换器有机基板，包括绿油层、信号层、参考平面层、芯板层、介质层，在高速信号传输层，采用带状线作高速信号传输线，高速信号线与其他信号线之间的间距为高速信号线宽度的一倍以上，在高速信号线周围设置有与参考平面同网络的地过孔；基板的顶面集成电路芯片组装区域为球栅阵列引脚排列，对于每一对高速差分信号用电源/地或静态信号屏蔽，在高速差分信号引脚正上方进行挖空处理。解决了现有基板技术中介电损耗较大，高速信号传输衰减比较严重的问题。采用倒装芯片球栅阵列封装，具有高集成、信号衰减低、信号回损低、串扰小等特点，广泛应用于20GHz～40GHz的高速集成电路芯片封装领域。

说明书

技术领域

本发明涉及半导体芯片封装领域，进一步来说，涉及高速半导体芯片封装基板技术，具体来说，涉及一种高速模数转换器(ADC)有机基板。

背景技术

在半导体集成电路封装领域，通常将半导体芯片组装于基板上，通过内引线键合后，再进入外壳密封，这样可大大地提高设成电路的封装密度和封装性能。一般情况下，封装基板本质就是一块高密度的印制线路板，其加工工艺与印制线路板加工工艺比较相似。根据材料划分，可分为有机基板和陶瓷基板。它的加工过程由物理过程和化学过程组成，通过曝光、显影、钻孔、蚀刻、塞孔、电镀等加工过程得到所需的基板。基板是裸芯片和印制线路板之间的桥梁，主要功能是通过内部低损耗的互连结构传输裸芯片与印制线路板之间的信号。基板的材料、走线结构和加工工艺在很大程度上影响产品的性能。目前很多常规材料加工制造的基板，如型号为GX13和GX92的介质材料，同频率(5.8GHz)下的损耗因子分别为0.019和0.017，在实际使用过程中介电损耗较大，在用于高速信号(＞10GHz)传输的时候高速信号的衰减比较严重(＜-2dB)，严重影响高速集成电路的产品性能。

有鉴于此，特提出本发明。

发明内容

本发明的主要目的在于解决现有基板技术中介电损耗较大，高速信号传输衰减比较严重的问题。

为此，本发明提供一种用于集成电路封装的高速模数转换器(ADC)有机基板，基于对设计、材料和工艺进行综合优化设计，包括绿油层、信号层、参考平面层、芯板层、介质层，绿油层使用型号为SR7300G阻焊材料，信号层和参考平面层使用铜布线，芯板层使用型号为E705G的覆铜板材料，介质层使用型号为GL103的树脂材料，基板所用的材料型号及特性如表1所示。

表一

本发明专利采用的介质材料型号为GL103，与现有技术中使用的常规介质材料相比，损耗因子更低为0.0036(@5.8GHz)，进步非常显著，并且在温度变化的情况下，介电常数和介电损耗比较稳定。由于GL103树脂材料优异的损耗因子，降低了整个基板在高速信号传输时候的衰减。如表2所示。

表二

型号为GL103的介质材料与型号为GL102的介质材料的性能对比如图1示意图所示，使用不同加工工艺产生不同的铜布线粗糙度(分别用CZ8201和CZ8202表示)，对性能的影响如图2示意图所示。

在高速信号传输层，采用带状线作高速信号传输线，高速信号线与其他信号线之间的间距为高速信号线宽度的一倍以上，确保充分的间距，在高速信号线周围增加与参考平面同网络的地过孔，通过地平面和地过孔对高速信号线进行保护，为信号提供更好回流路径，同时大幅度降低串扰，增强抗干扰能力。

基板的底面集成电路芯片采用倒装焊球栅阵列无引线组装，球栅阵列引脚排列时，对于每一对高速差分信号用电源/地或静态信号屏蔽，降低高速差分信号线之间的串扰。在高速差分信号引脚正上方进行挖空处理，优化高速差分信号在钻孔处的阻抗匹配连续性，从而优化高速差分信号线的插入损耗和回波损耗。

基板的叠层结构示意图如图3所示，基板单端信号阻抗匹配设计示意图如图4所示，基板高速差分信号层阻抗匹配设计示意图如图5所示，基板信号走线长度对信号线传输性能影响的结果图如图6所示，基板串扰信号引脚排列的设计示意图如图7所示。

与现有技术相比，本发明和现有技术的球栅阵列封装的高速ADC基板相比，其优点在于：

采用倒装芯片球栅阵列封装，体积小、重量轻、便于高度集成化，插入损耗较小，回波损耗和串扰较小，适用于0～40GHz的高速信号传输。

基于以上设计、材料和工艺的优化，经仿真验证，在40GHz的高速信号传输范围内：插入损耗＞-1.5dB、回波损耗＜-8dB，串扰损耗＜-50dB。相比于当前常规产品的技术水平(40GHz：插入损耗＜-2dB、回波损耗＞-8dB，串扰损耗＞-20dB)，高速信号传输的性能大大提升。

采用本发明技术方案制作的高速ADC基板，具有高集成、信号衰减低、信号回损低、串扰小等特点，广泛应用于20GHz～40GHz的高速集成电路芯片封装领域。

附图说明

图1为本发明一种高速ADC基板使用型号为GL103的介质材料与型号为GL102的介质材料的性能对比示意图。

图2为本发明一种高速ADC基板使用不同加工工艺(分别用CZ8201和CZ8202表示)，导致铜布线粗糙度不同对性能影响的示意图。

图3为本发明一种高速ADC基板的叠层结构示意图。

图4为本发明一种高速ADC基板单端信号阻抗匹配设计示意图。

图5为本发明一种高速ADC基板高速差分信号层阻抗匹配设计示意图。

图6为本发明一种高速ADC基板信号走线长度对信号线传输性能影响的结果示意图。

图7为本发明一种高速ADC基板串扰信号引脚排列的设计示意图

具体实施方式

以一种适用于高速时分多交织模数转换器的倒装芯片球栅阵列封装(FCBGA)基板为例，为克服现有高速ADC基板介电损耗较大和信号衰减严重的问题，结合附图，具体实施方式如下：

如图1和图2所示，一种超速ADC基板的介质材料选用型号为GL103的树脂材料，该材料具有优异的介电常数和损耗因子，在@28GHz情况下插入损耗降低到-5.3dB；采用降低铜布线粗糙度的金属薄膜真空淀积与光刻工艺，使得在@28GHz情况下插入损耗降低到-4.2dB。对基板叠层的结构和各层的厚度进行设计，如图3所示，第一层为凸点焊盘和平面，厚度为21μm；第二层为信号走线，厚度为15μm；第三层为参考平面，厚度为22μm；芯板厚度为200μm；第4层为参考平面，厚度为22μm；第5层为参考平面，厚度为15μm；第6层为锡球焊盘和平面，厚度为15μm。

信号层采取带状线的走线模式，单端信号走线，对铜布线的宽度、厚度以及铜布线间距进行设计，如图4和图5所示，铜布线的厚度为15μm，铜布线的宽度为21μm，铜布线的边缘距离为65μm，能够保证整个叠构的阻抗为50Ω。差分信号走线，铜布线的厚度为15μm，铜布线的宽度为21μm，铜布线间的距离为65μm，能够保证整个叠构的阻抗为100Ω。

通过对高速信号线走线长度进行优化设计，如图6所示，信号线走线长度控制在5mm时，回波损耗和插入损耗在40GHz时，分别为-23dB和-1.3dB相比于10mm走线时都有明显的性能提升。同时对于高速差分信号，在串扰方面进行设计考虑，如图7所示，不同传输速率对引脚排列的要求不一样，对传输速率大于10Gbps的高速差分信号进行排布，每一对差分对之间必须用电源/地或静态信号进行屏蔽。

优选地，所述铜布线层的厚度为15μm，介质层的厚度为30μm，绿油层的厚度为21μm，芯板覆铜板厚度根据基板尺寸来确定，在保证不发生翘曲的情况下，尽量用薄的芯板，有利于电子产品轻薄化的发展。

优选地，所述高速差分信号铜布线的线宽为21μm，铜布线间的距离为55μm，保证整个高速差分信号的阻抗为100Ω；所述高速单端信号铜布线的线宽为24μm，保证整个高速单端信号的阻抗为50Ω，科学的设计使基板的综合性能更好。

以上内容是结合最佳实施方案对本发明说做的进一步详细说明，不能认定本发明的具体实施只限于这些说明。本领域的技术人员应该理解，在不脱离由所附权利要求书限定的情况下，可以在细节上进行各种修改，都应当视为属于本发明的保护范围。