低功耗静态随机存储器单元以及存储器

摘要

本发明提供了一种低功耗的静态随机存储器单元以及存储器，包括第一N型晶体管和第一P型晶体管组成的第一CMOS反相器，由第二N型晶体管和第二P型晶体管组成的第二CMOS反相器，第一和第二CMOS反相器对置互锁设置，第一和第二CMOS反相器的输出端分别连接第三N型晶体管和第四N型晶体管的源/漏极，所述第一和第二CMOS反相器的接地端分别通过第五N型晶体管和第六N型晶体管接地，所述第五N型晶体管的栅极接第一N型晶体管栅极，所述第六N型晶体管的栅极接第二N型晶体管栅极。本发明在原有传统6管存储单元的基础上添加两个N型晶体管，在现有的6T电路基础上形成了8T电路。在单元处于保持状态时，充当电阻从而降低了单元的漏电。

说明书

技术领域

本发明涉及微电子学领域，尤其涉及一种低功耗的静态随机存储器单元以及存储器。

背景技术

静态随机存储器因其良好的性能被广泛应用于电子设备。附图1所示是现有技术中一种典型的六晶体管结构静态随机存储器的存储单元，WL为字线，BL为位线，VDD是工作电压。在可穿戴设备和移动设备应用场景中，要求元器件的功耗尽量降低，尤其是静态功耗，是影响系统整体功耗的重要因素。因此，如何降低存储器的静态功耗，是现有技术需要解决的问题。

发明内容

本发明所要解决的技术问题是，提供一种低功耗的静态随机存储器单元以及存储器。

为了解决上述问题，本发明提供了一种低功耗的静态随机存储器单元以及存储器，包括第一N型晶体管和第一P型晶体管组成的第一CMOS反相器，由第二N型晶体管和第二P型晶体管组成的第二CMOS反相器，第一和第二CMOS反相器对置互锁设置，第一和第二CMOS反相器的输出端分别连接第三N型晶体管和第四N型晶体管的源/漏极，所述第一和第二CMOS反相器的接地端分别通过第五N型晶体管和第六N型晶体管接地，所述第五N型晶体管的栅极接第一N型晶体管栅极，所述第六N型晶体管的栅极接第二N型晶体管栅极。

本发明在原有传统6管存储单元的基础上添加两个N型晶体管，在现有的6T电路基础上形成了8T电路。在单元处于保持状态时，充当电阻从而降低了单元的漏电。

附图说明

附图1所示是现有技术中一种典型的六晶体管结构静态随机存储器的存储单元电路图。

附图2所示是本发明一具体实施方式所述静态随机存储器单元的电路图。

附图3所示是本发明一具体实施方式所述一种典型的全耗尽SOI结构的晶体管剖面结构图。

附图4A-4C所示是本发明一具体实施方式所述8T电路相对于现有技术的6T电路的模拟仿真结果，

具体实施方式

下面结合附图对本发明提供的低功耗静态随机存储器单元以及存储器的具体实施方式做详细说明。

附图2所示是本具体实施方式所述静态随机存储器单元的电路图，包括：由第一N型晶体管N1和第一P型晶体管P1组成的第一CMOS反相器，由第二N型晶体管N2和第二P型晶体管P2组成的第二CMOS反相器。第一和第二CMOS反相器对置互锁设置。第一和第二CMOS反相器的输出端Q和QB分别连接第三N型晶体管N3和第四N型晶体管N4的源极。第三N型晶体管N3和第四N型晶体管N4另一端的漏极作为位线BL和位线反向信号BLB。第三N型晶体管N3以及第四N型晶体管N4的栅极接字线WL。以上为基本的6管静态随机存储器电路图。

在本具体实施方式中，上述第一至第二P型晶体管、以及第一至第四N型晶体管，均采用全耗尽SOI结构的晶体管。全耗尽型晶体管的结构如图3所示，背栅的调制作用可以增大或减小晶体管的阈值电压。

继续参考附图2，为了降低静态功耗，本具体实施方式所述的静态随机存储器单元还包括了第五N型晶体管N5和第六N型晶体管N6。所述第一和第二CMOS反相器的接地端分别通过第五N型晶体管N5和第六N型晶体管N6接地，所述第五N型晶体管N5的栅极接第一N型晶体管N1栅极，所述第六N型晶体管N6的栅极接第二N型晶体管N2栅极。

上述电路增添的两个N型晶体管，在现有的6T电路基础上形成了8T电路。在单元处于保持状态时，充当电阻从而降低了单元的漏电。FDSOI工艺具备低功耗的特性，因此基于FDSOI工艺的8T低功耗单元具备良好的应用前景。

附图4A-C所示是上述8T电路相对于现有技术的6T电路的模拟仿真结果，其中附图4A是漏电流仿真结果，8T电路漏电下降了33.7％，附图4B是读取状态下的静态噪声容限，8T电路下降了11.8％，附图4C是保持状态下的噪声容限，8T电路上升了10.8％。

上述具体实施方式的叙述中仅以源漏极择一叙述，应当指出，在不影响基本功能的情况下，晶体管的源漏极均可互换。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。