高速低功耗静态随机存储器设计与验证

摘要

现代集成电路(IC)设计中硅片面积的大部分是用于存储相关数据值和程序指令。随着半导体业的飞速发展，对存储器的需求突飞猛涨。而静态随机存储器(SRAM)以其无需刷新、使用方便以及速度较快等优势占据关键地位。进入纳米工艺技术水平后，对SRAM性能的要求日益严格，尤其是其稳定性、功耗和速度等方面。尤其是在40nm CMOS工艺节点以后，电路设计受工艺的影响因素增大，综合性的高性能成为发展趋势。
　　本文设计的出发点是，设计一款高稳定性低功耗的高速芯片。确定需求后，在具体设计时，首先需要设计一款低功耗的SRAM芯片;其次，考虑电路设计复杂度的前提下，改进电路设计，优化SRAM芯片的读取时间，提升SRAM芯片的读取速度。实际采取的设计方案是，基于40nm低功耗CMOS工艺技术，综合考虑芯片的稳定性和速度，对存储单元阵列部分进行设计以及外围电路的合理设计，实现低功耗的需求。其次，在低功耗电路的基础上对该电路进行改进优化，减小SRAM芯片的读取时间，使得设计的SRAM芯片的速度能够在众多低功耗的芯片中有较大的竞争力。该部分主要采取的可行性方法是针对外围电路进行分析改进，优化SRAM芯片的读取速度。
　　本文采用目前稳定的40nm低功耗CMOS工艺技术，通过设计电路最终实现高稳定性低功耗的高速静态存储器SRAM的设计。经过测试验证，采用40nm低功耗工艺技术，设计的静态存储器的功耗能够与当前低功耗水平持平，同时在速度方面，取得了较大的提升。
　　该设计方案最终经过流片测试验证成功。

目录

声明

致谢

摘要

1 引言

1．1 研究背景和意义

1．2 研究现状

1．3 研究内容

1．4 论文组织结构

2 静态随机存储器结构

2．1 静态随机存储器基本框架

2．2 静态随机存储器工作原理

2．3 静态随机存储器存储单元分析

2．3．1 稳定性分析

2．3．2 读电流分析

2．3．3 泄漏电流分析

3 静态随机存储器低功耗设计

3．1 功耗分析

3．1．1 功耗优化技术分析

3．1．2 DBL技术和DWL技术

3．1．3 阈值电压对功耗的影响

3．2 低功耗电路设计

3．2．1 整体结构设计

3．2．2 原理图设计

3．2．3 版图设计

3．3 小结

4 静态随机存储器高速设计

4．1 基本理论

4．2 基本延时计算

4．2．1 MOSFET延时的分析

4．2．2 反相器延时

4．2．3 互连线延时

4．3 电路延时分析

4．3．1 整体电路时序分析

4．3．2 具体单元时序分析

4．4 电路结构优化

4．4．1 存储单元阵列的分块数(Bank)

4．4．2 数据位等其他因素分析

4．4．3 结构选择及仿真数据分析

4．4．4 小结

4．5 电路优化与验证

4．5．1 译码单元优化

4．5．2 灵敏放大器优化

4．5．3 Tracking Path优化

4．5．4 小结

4．6 流片测试结果

5 结论

参考文献

作者简历

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