SEB耐性评价方法及SEB耐性评价装置

摘要

提供无需使用通过使用了加速器等大型的放射线设施的实验得到的数据，就能够对半导体元件的SEB耐性进行评价的SEB耐性评价装置及SEB耐性评价方法。SEB耐性评价方法具有以下步骤：在半导体元件的模型内配置激励光源；以及一边改变向半导体元件的模型的施加电压及激励光源的能量，一边求出使半导体元件热失控的激励光源的能量。

说明书

技术领域

本发明涉及SEB耐性评价方法及SEB耐性评价装置。

背景技术

已知由于落至地面上的宇宙射线，使半导体元件产生突发性的永久破损的SEB(Single Event Burnout)破损。SEB现象为如下现象，即，在通过地表附近的中子从半导体元件的pn结等的对高电场进行保持的部分通过时，产生电子空穴对，电子或空穴在耗尽层(空间电荷区域)中倍增，由此导致击穿。SEB耐性是指半导体元件相对于SEB破损的耐性。

当前，为了模拟通过地表附近的中子，使用加速器等大型的放射线设备而产生放射线，对将放射线照射至半导体元件的期间的故障率进行测量而对SEB耐性进行了评价。

例如，在日本特开2004-125633号公报中记载了一种蒙特卡罗模拟器，该蒙特卡罗模拟器针对具有任意能谱的中子束，对与器件内的原子核的核反应、其结果产生的二次离子在器件内飞散的期间被收集于积蓄节点的载流子的动作进行解析。在日本特开2004-125633号公报中记载了进一步以该模拟器作为核心，通过从现场试验、及加速器试验提取实际的半导体器件的实验数据，从而使模拟的精度提高，以能够忠实地再现实际的半导体器件的实验数据的方式收敛。

日本特开2004-125633号公报的方法需要实际的半导体元件的实验数据。因此，需要生成中子的加速器等大型的放射线设施。存在放射线设施的设置及管理会耗费成本这样的问题。

发明内容

因此，本发明的目的在于提供无需使用通过使用了加速器等大型的放射线设施的实验得到的数据，就能够对半导体元件的SEB耐性进行评价的SEB耐性评价方法及SEB耐性评价装置。

本发明为通过计算机模拟对半导体元件的SEB(Single Event Burnout)耐性进行评价的SEB耐性评价方法，该SEB耐性评价方法具有以下步骤：在半导体元件的模型内配置激励光源；以及一边改变向半导体元件的模型的施加电压及激励光源的能量，一边求出使半导体元件热失控的激励光源的能量。

根据本发明，由于在半导体元件的模型内配置激励光源，一边改变向半导体元件的模型的施加电压及激励光源的能量，一边求出使半导体元件热失控的激励光源的能量，因此无需使用通过使用了加速器等大型的放射线设施的实验得到的数据，就能够对半导体元件的SEB耐性进行评价。

根据与附图相关联地理解的关于本发明的以下的详细说明，可清楚了解本发明的上述及其它的目的、特征、方案以及优点。

附图说明

图1是表示实施方式的半导体元件的SEB耐性评价装置10的结构的图。

图2是表示实施方式1的半导体元件的SEB耐性的评价流程的流程图。

图3的(a)是配置有激励光源26的半导体元件的模型的示意图。(b)是表示将阳极电极和阴极电极反向偏置时的半导体元件的模型内的电场强度的图。

图4是表示激励光源26的强度的例子的图。

图5是针对2种激励光源26的能量，示出半导体元件的模型的主电极间的漏电流I

图6是表示施加电压V

图7是表示式(2)中的激励光源26的能量E

图8是表示式(3)中的激励光源26的能量E

图9是表示SEB耐性信息的一个例子的图。

图10是表示实施方式2的半导体元件的SEB耐性的评价流程的流程图。

图11是表示施加电压V

图12是表示实施方式4的半导体元件的模型的图。

图13是表示实施方式5中的包含FLR的半导体芯片的终端部分的构造的模型的图。

图14是表示实施方式5中的包含FLR的半导体芯片的终端部分的构造的模型的图。

图15是表示在具有与图13及图14的FLR类似的FLR的终端部分施加了高电压时的电场分布的模拟结果的图。

图16是表示使用软件实现SEB耐性评价装置10的功能的情况下的SEB耐性评价装置10的结构的图。

具体实施方式

下面，参照附图对实施方式进行说明。

实施方式1.

(参考例)

在参考文献1(N.Kaminski and A.Kopta,ABB application note 5SYA 2042-04,“Failure rates of HiPak modules due to cosmic rays”)中记载了通过式(1)求出由SEB导致的偶发性破损的故障概率P(V

[数学式1]

式(1)的右边第1项依赖于施加电压(V

在本实施方式中，不使用实验数据，而是使用模拟软件(器件模拟器)，对半导体元件的SEB耐性进行评价。

作为模拟软件，能够利用具有通过光源对半导体元件内的光子的产生进行模拟的功能、或对向半导体元件的放射线的效果进行模拟的功能的公知的软件。模拟软件能够以与施加的电压及电流的条件相符的方式，对包含半导体元件的模型内部的细节部分在内的电压和电流的单体即电子和空穴的3维分布进行计算。模拟软件能够基于数值解析的方法对复杂的多元联立方程式进行求解。

图1是表示实施方式的半导体元件的SEB耐性评价装置10的结构的图。

SEB耐性评价装置10具有模型生成部112、光源配置部114、运算部116、SEB耐性信息创建部118、可视化部122、存储部120、显示部124。模型生成部112、光源配置部114、及运算部116例如能够通过由计算机执行专用的模拟软件(程序)而实现。SEB耐性信息创建部118、及可视化部122也能够通过由计算机执行程序而实现。

模型生成部112能够基于在存储部120存储的半导体元件的构造设计信息、及用户指示等生成半导体元件的模型。

光源配置部114在半导体元件的模型内配置激励光源。在实施方式1中，激励光源的位置为半导体元件的模型内的电场强度最大的部位即pn结部分。

运算部116一边改变向半导体元件的模型的施加电压及激励光源的能量，一边求出使半导体元件热失控的激励光源的能量。更具体而言，在实施方式1中，运算部116一边改变向半导体元件的模型的施加电压及激励光源的能量，一边求出半导体元件的模型的主电极间的漏电流I

SEB耐性信息创建部118对表示施加电压与半导体元件的每单位时间的平均故障次数FIT之间的对应关系的SEB耐性信息进行创建。

存储部120对创建出的SEB耐性信息、及半导体元件的构造设计信息等进行存储。

可视化部122将表示SEB耐性信息的关系式及近似曲线等显示于显示部124。

显示部124例如为显示器装置等。

接着，对半导体元件的SEB耐性的评价流程进行说明。在实施方式1中，作为成为评价对象的半导体元件的一个例子，使用高耐压纵向型pin二极管。

图2是表示实施方式1的半导体元件的SEB耐性的评价流程的流程图。

在步骤S101中，模型生成部112基于在存储部120存储的半导体元件的构造设计信息、及用户指示等，生成作为评价对象的半导体元件的模型。

在步骤S102中，运算部116对半导体元件的模型的主耐压特性进行计算。运算部116在半导体元件(二极管)的阳极电极和阴极电极之间施加反向偏置电压。运算部116以固定间隔对反向偏置电压进行升压，将记述了多个反向偏置电压(施加电压V

在步骤S103中，运算部116从多个解决方案文件中对未选择的1个解决方案文件进行选择。运算部116对由选择出的解决方案文件记述的施加电压V

图3(a)是配置有激励光源的半导体元件的模型的示意图。图3(b)是表示将阳极电极和阴极电极反向偏置时的半导体元件的模型内的电场强度的图。

如图3(a)所示，半导体元件的模型包含：低浓度的n型漂移层21，其在保持主耐压时主要分担电场分布；高浓度的n型阴极区域22；高浓度的p型阳极区域23；阴极电极24；以及阳极电极25。在半导体元件的模型的pn结部分配置有激励光源26。

在阳极电极25和阴极电极24之间施加了反向偏置电压时，pn结成为反向偏置。即，p型阳极区域23成为接地电位(GND)或负电位，n型阴极区域22成为与p型阳极区域23相比相对高的电位。在图3(b)中示出此时的与半导体元件的模型的厚度方向的坐标相对的电场强度。

图4是表示激励光源26的强度的例子的图。

如图4所示，作为激励光源26，放出具有1μs脉冲宽度的光。脉冲的上升时间为0.1μs。通过从激励光源26放出的光，半导体元件内的电场强度产生变化，碰撞电离化系数α在时间上、空间上产生变化。碰撞电离化系数α的时间上、空间上的变化引起所生成的载流子浓度的时间上、空间上的变化，导致电流值的变化。

在施加比较高的电场的部分，如果由光激励导致产生电子、空穴对，则除了在激励前的反向偏置状态下流动的漏电流之外，还会叠加由光激励产生的多余的电流(电子及空穴的流动)。其结果，在半导体元件的阳极及阴极这两者的电极处观测的电流量增加。除非积极地冷却，否则由该增加后的电流、施加的反向偏置电位之积即功率产生的发热会随时间主要积蓄于半导体元件的内部。其结果，半导体元件的内部的温度上升。

由于该温度上升本身也与激励光的有无无关地使反向偏置时的漏电流增加，因此成为施加了“漏电流增加→高温化→漏电流增加”这样的正反馈的状态。由此，如前述那样将漏电流的增加量随时间而增加，不能够对半导体元件的温度进行控制的现象称为“热失控”。通常的热失控是仅由反向偏置导致的漏电流的增加和半导体元件的放置环境的高温化引起的现象，但在本实施方式所设想的SEB现象中，通过光激励，诱发与由温度导致的漏电流完全独立的漏电流的增加，漏电流的不可逆及无法控制的增加是根据激励光的强度或施加电压而唯一定义的。

在步骤S104中，运算部116将激励光源26的能量E设定为初始值。

在步骤S105中，运算部116求出半导体元件的模型的主电极间(阳极电极25和阴极电极24之间)的漏电流I

图5是针对2种激励光源26的能量，示出半导体元件的模型的主电极间的漏电流I

在图5中示出在施加电压为1700V的情况下，激励光源26的能量E为0.50[MW]和1[MW]时的阴极电极中的漏电流I

在图5中示出在以MW记载的激励光的量少的情况下，漏电流I

首先，对漏电流I

接着，对半导体元件的模型内部的最高温度T

在步骤S106中，在主电极间的漏电流I

在步骤S107中，运算部116将主电极间的漏电流I

在步骤S108中，在激励光源26的能量没有达到引起热失控的值的情况下，处理进入步骤S109，在激励光源26的能量达到引起热失控的值的情况下，处理进入步骤S110。

在步骤S109中，运算部116使激励光源26的能量E以固定量ΔE增加。之后，处理返回到步骤S105。

在步骤S110中，在存在未选择的解决方案文件的情况下，处理返回到步骤S103。在没有未选择的解决方案文件的情况下，处理进入步骤S111。

在步骤S111中，SEB耐性信息创建部118对表示施加电压V

在步骤S112中，SEB耐性信息创建部118基于式(2)，求出相对于各施加电压V

[数学式2]

图7是表示式(2)中的激励光源26的能量E

在步骤S113中，SEB耐性信息创建部118将在步骤S112中求出的中子的微分剂量(dΦ

[数学式3]

图8是表示式(3)中的激励光源26的能量E

在步骤S114中，SEB耐性信息创建部118基于在步骤S113中得到的激励光源26的能量E

图9是表示SEB耐性信息的一个例子的图。

如图9所示，随着施加电压V

接着，对通过确认漏电流I

在施加了反向偏置电压的状态下，如果在pn结部分配置激励光源，则漏电流I

如式(A1)所示，漏电流(I

[数学式4]

I

在将激励光源配置于pn结部位的情况下，从pn结位置起的距离x处的电子、空穴对的产生率G(x)由式(A2)表示。Φ

[数学式5]

G(x)＝Φ

Φ

通过式(A4)给出漂移电流成分(J

[数学式6]

在x＞W时，式(A5)成立。D

[数学式7]

由于空穴的扩散长度L

[数学式8]

通过式(A9)给出扩散电流成分(J

[数学式9]

如果使用式(A10)的边界条件，则漏电流(I

[数学式10]

由于式(A11)的第2项的p

[数学式11]

如式(A12)所示，漏电流(I

对于上述一系列的计算，设想的是可视光那样的能量低的光。在本实施方式中设想的具有高能量的中子的情况下，中子束(通量)能够置换为单一粒子(光子)的能量。

在图2的步骤S101中，上述计算式所使用的物性值α、R、A、D

反射率R由半导体元件的材料唯一地决定。通过由用户指定半导体元件的材料，模型生成部112能够从对应表选择反射率R。

例如，用户对半导体元件的宽度、或半导体元件的宽度及纵深进行设定，模型生成部112能够基于它们对元件面积A进行计算。或者，也可以将激励光源的面积设为元件面积A。

碰撞电离化系数α由半导体元件的材料、半导体元件的温度、及施加的电压唯一地决定。通过由用户指定半导体元件的材料，模型生成部112能够基于输入的半导体元件的材料、通过计算得到的半导体元件的温度、施加的电压求出碰撞电离化系数α。

例如，通过由用户对n型漂移层的材料、掺杂浓度进行指定，模型生成部112能够对扩散系数D

例如，用户能够对空穴的载流子寿命τ

在图2的步骤S102中，通过使施加电压V

在图2的步骤S109中，使激励光源的能量E变化与使每单位面积的激励光源的光子剂量Φ

在参考文献1中，式(1)依赖于施加电压、pn结的温度、及标高。在本实施方式中，α为与施加电压关联的物理量，α、D

根据本实施方式，通过图2所示的流程的计算机模拟，能够高精度地对半导体元件的SEB耐性进行评价。因此，无需使用加速器等大型的放射线设施，能够以比较短的时间对SEB耐性进行评价。另外，根据本实施方式，由于不需要检查对象元件的准备、及放射线关联实验所需要的设备，因此能够抑制成本。

使用了检查对象元件的试验是通过在电压施加过程中进行中子照射，对半导体元件本身造成无法恢复的损伤，根据程度导致检查对象元件破损的破损试验，因此检查对象元件是一次性的。并且，由于从加速器等提取的中子的统计性波动大，因此为了使得相对于施加电压也能够吸收统计性波动，需要数十至数百芯片的检查对象元件。因此，需要准备大量的检查对象元件的费用和时间。另外，考虑到中子线照射的试验期间中的稳定电压施加及向实验设施的输送等，检查对象元件不是Si等半导体芯片单体而是安装于功率模块。需要将作为功率模块的部件的一部分的金属置换为难以引起由中子线的照射导致的放射化的Al等轻金属，而不是通常使用的Cu等重金属。因此，不能够沿用量产品，需要进行使其与适于SEB耐性的实验的形态相适配等特殊的操作。除此之外，放射线设施所使用的测量器等在实验后也变得具有微弱放射性，因此在衰减期间中不能够使用。通过本实施方式的计算机模拟，不再存在与上述实际测量有关的各种流程。

以往，需要在针对试制出的元件，进行了中子照射所需要的复杂的准备的基础上，获得世界上为数不多的特殊的放射线设施的使用许可，将能够施加高电压的电源装置等实验设备搬入该设施，在有限时间内进行实验。在本实施方式中，由于使用器件模拟器，因此能够自由地变更半导体元件的构造。由于在开发阶段能够对半导体元件的构造的细节部分进行研究，使得具有与产品的使用环境及目的相符的SEB耐性，因此开发效率大幅度提高。

关于计算的流程，以往也使用了安装于器件模拟器的重离子模型。在该模型中，在重粒子通过固体的元件内部时，在几十μm～几百μm的范围，一边对将Si等构成原子的原子排列进行机械性破坏，一边行进。在该模型中，需要进行通过区域不能够保持电场，通过区域将过载转移至周围的原子区域这样的复杂的计算。因此，在以往的模型中，不仅计算时间及需要的存储容量变大，还以由入射粒子导致的局部的晶体学上的破坏为前提，因此不适于故障概率的计算。相对于此，在本实施方式中，能够对故障概率进行计算。

关于本实施方式的具体的计算机模拟的流程，如上所述。换言之，一边使施加电压变化，一边重复进行如下处理，即，在预先设定好的光的强度的范围，以恰当的刻度使光的强度变化，进行对漏电流或最高温度的历时变化的光的强度依赖性进行调查。上述处理能够仅通过器件模拟器的基本功能，即，对由光电效应造成的高电场区域处的电子空穴对的激励、与其相伴的载流子的倍增现象的历时变化进行计算而执行。因此，不需要大的存储容量，能够以比较短的时间对SEB耐性进行评价。

因此，在本实施方式中，还能够将作业整体编程为自动进行。利用夜晚及休息日，即使没有人，也能够高效地进行计算机模拟。

另外，在使用了放射线设施的实验中，在从事放射线作业时，存在必须接受相应的专业培训，必须通过针对各个提供设施实施的资格认定考试等的限制，因此实际上半导体的元件开发者本身难以实施这样的实验。在本实施方式涉及的计算机模拟中，由于没有这样的限制，因此如果具有器件模拟器的基本的操作知识，则开发者本身也能够对各种元件构造及实验条件进行选择、设定。由此，可以预见会增长开发负责人的见闻，并且还会提高开发整体的效率。

实施方式2.

在本实施方式中，运算部116一边改变向半导体元件的模型的施加电压及激励光源的能量，一边求出半导体元件的模型内部的最高温度T

图10是表示实施方式2的半导体元件的SEB耐性的评价流程的流程图。图10的流程图与图2的流程图的不同点在于替代步骤S105及S106，具有步骤S205及S206。

在步骤S205中，运算部116求出半导体元件的模型内部的最高温度T

在步骤S206中，在最高温度T

实施方式3.

在本实施方式中，作为SEB耐性的评价对象的半导体元件与实施方式1及2不同。

本实施方式的半导体元件的n型漂移层21的厚度比实施方式1的半导体元件的n型漂移层21的厚度薄10％左右。在本实施方式中，由于n型漂移层21薄，因此电场强度为正的半导体元件的厚度方向的坐标的范围比图3(b)所示的小，电场强度的最大值比图3(b)所示的大。

与实施方式1相同地，对该半导体元件的SEB耐性进行了评价。

图11是表示施加电压V

如图11所示，在实施方式3中，与实施方式1相比使半导体元件热失控的激励光源的能量E小。

实施方式4.

在本实施方式中，作为SEB耐性的评价对象的半导体元件比实施方式1～3复杂。

图12是表示实施方式4的半导体元件的模型的图。

在图12中示出具有沟槽栅极构造的IGBT的模型。

该模型具有n型漂移层54、n型的缓冲层53、p型的集电极层52、集电极(collector)电极(electrode)51、p型的基极层55、n型发射极层58、比基极层55浓度高的p型层59、发射极电极56、埋入有栅极多晶硅配线57的沟槽71、栅极氧化膜72。

就具有沟槽栅极的IGBT而言，电场分布是复杂的。因此，在本实施方式中，在pn结附近配置激励光源91。

在图12所示的剖面构造的情况下，乍一看，有时会推测为最大电场强度为沟槽71的底部，但其实是以防止该情况发生的方式设计的。例如，设计为通过减少从p型的基极层55起的沟槽71的凸出量，在低的反向偏置电压下从pn结延伸的耗尽层也能够尽可能将沟槽71掩盖。

在本实施方式中，通过在pn结附近配置激励光源91，能够对半导体元件的SEB耐性进行评价。

并且，通过不仅在最大电场强度位置(pn结附近)，还在开发者担心的各种部位(沟槽71的底部等)配置激励光源，从而能够对SEB耐性进行评价。例如，也可以是对最大电场强度位置(pn结附近)与电场强度成为最大值的位置(沟槽71的底部等)之间的载流子的相互作用的影响等进行调查。

实施方式5.

在实施方式1中说明过的SEB耐性的评价方法不仅能够应用于进行二极管、IGBT及MOSFET等晶体管等的通电及通断动作的单元部分，还能够应用于构成半导体芯片的外围部分。外围部分例如为保护环、FLR(Field Limiting Ring)、及VLD(Variation of LateralDropping)等终端构造、栅极焊盘、栅极配线等。由此，能够基于半导体芯片的瑕疵、瑕疵所占的比率等，对半导体芯片的综合性的SEB耐性进行评价。

图13及图14是表示实施方式5中的包含FLR的半导体芯片的终端部分的构造的模型的图。

例如，在设想了pin二极管的情况下，在n型半导体基板81之上设置有n型漂移层82。在n型漂移层82之上为了缓和电场强度而配置有p型的FLR 64a、64b、64c、64d、64e。在FLR 64a、64b、64c、64d、64e之上配置有阳极电极62及由SiO

在右侧配置有Si等的半导体芯片的通过切割等切开的端部。形成有n型的沟道截断部65。在施加高压时，与半导体芯片的背面的n型阴极区域22的构造相同地，在沟道截断部65施加正的高电位。

在左侧配置有进行主要动作的单元。在图13中，在左侧配置有在实施方式1中说明过的高耐压纵向型pin二极管的模型M1。在图14中，在左侧配置有在实施方式4中说明过的具有沟槽栅极构造的IGBT的模型M2。在保持高电压时，在pin二极管单元部的阳极电极62及IGBT单元部的发射极电极56施加负的电位或接地电位。

如图13及图14所示，激励光源66配置于FLR 64a与n型漂移层82的接合部分。

图15是表示在具有与图13及图14的FLR类似的FLR的终端部分施加了高电压时的电场分布的模拟结果的图。

在图15中，标记为表面的曲线表示n型漂移层82与绝缘厚膜63的界面处的电场分布。另外，标记为SEB深度的曲线表示FLR 64a、64b、64c、64d、64e的底部所在的深度处的水平方向的电场分布。

在左侧存在p型的阳极区域等，在右侧仅存在n漂移区域的简单的终端构造的电位分布具有左侧低、右侧高的水平的分布，但通过配置多重环构造的FLR，电场分布没有呈如图3(b)所示那样简单的三角形的分布。电场分布在相邻的FLR之间的n型漂移层82的区域成为分散配置与三角形接近的山峰形那样的形状的分布。这些山峰被设计为比单元部分的最大电场强度低。

并且，从产品的易用性及可靠性的观点出发，设计为Si等半导体材质的最表面即界面部分的电场强度没有成为最大，在某种程度的深度部分处成为最大。另外，由于是这样的复杂的构造，因此设计的自由度变大，并且还受到制造工序的波动等的影响，所以最大电场强度位于FLR 64a、64b、64c、64d、64e中的哪个位置未必是唯一地决定的。除去这样的终端部分，进行在实施方式1中说明过的SEB耐性的计算，对构造上的瑕疵、及制造的波动所造成的影响等进行评价是非常有用的。

(变形例)

本发明并不限于上述实施方式所限定的内容，例如，还包含如下变形例。

(1)激励光源的配置

图2及图10的步骤S103的激励光源的配置也可以在步骤S101中创建了半导体元件的模型的阶段执行。

(2)机上计算

图2及图10的步骤S111～S114的处理也可以通过用户本身进行机上计算而实施。例如，也可以是用户通过使用表计算软件，执行光的强度和中子的碰撞概率的换算处理。

(3)硬件结构

在实施方式1～5中说明过的SEB耐性评价装置能够通过数字电路的硬件或软件构成相当的动作。在使用软件来实现SEB耐性评价装置的功能的情况下，SEB耐性评价装置可以是例如如图16所示具有处理器1000和存储器2000，由处理器1000执行在存储器2000存储的程序。

(4)在实施方式1中，以高耐压纵向型pin二极管为例进行了说明，但并不限定于此，在pn二极管、或SiC、GaN等的单极元件的情况下，也可以是肖特基势垒二极管等高耐压纵向型二极管。

(5)在实施方式4中，以具有沟槽栅极构造的IGBT为例进行了说明，但并不限定于此，也可以是IGBT、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、结型FET、双极晶体管、或晶闸管等开关元件。

(6)在实施方式5中，以FLR为例进行了说明，但并不限定于此，也可以是FLR等终端构造部分、或栅极焊盘或栅极配线区域等外围部分。

(7)在实施方式1、4、5的说明中，例示出施加高电压或流过大电流的主电极配置于元件的上表面和下表面的纵向型元件，但并不限定于此，也可以是两个主电极仅在上表面侧配置于分离开的位置的横向型元件。作为具体的例子，能够举出具有与通常LSI类似的构造，但动作电压范围达到几百V至几kV的HVIC(High Voltage IC)等复合型的横向型元件。

应当认为此次公开的实施方式在所有方面都是例示而不是限制性的内容。本发明的范围不是由上述说明表示而是由权利要求书表示的，旨在包含与权利要求书等同的含义和范围内的所有变更。

针对本发明的实施方式进行了说明，但应当认为本次公开的实施方式在所有方面都只是例示，并不是限制性的内容。本发明的范围由权利要求书表示，旨在包含与权利要求书等同的含义以及范围内的全部变更。