镓面III族/氮化物磊晶结构及其主动元件与其栅极保护元件

摘要

本发明是关于一种镓面III族/氮化物磊晶结构及其主动元件与其栅极保护元件。在此镓面的氮化铝镓/氮化镓磊晶结构包含有一硅基底；一位于硅基底上的具碳掺杂的缓冲层；一位于缓冲层上的具碳掺杂的本质氮化镓层；一位于具碳掺杂的本质氮化镓层上的本质氮化铝镓缓冲层；一位于本质氮化铝镓缓冲层上的本质氮化镓通道层；以及一位于本质氮化镓通道层上的本质氮化铝镓层。在元件设计上，藉由将空乏型氮化铝镓/氮化镓高速电子迁移率晶体管连接至P型氮化镓栅极加强型氮化铝镓/氮化镓高速电子迁移率晶体管的栅极，藉此可以保护P型氮化镓栅极加强型氮化铝镓/氮化镓高速电子迁移率晶体管的栅极在任何栅极电压下操作都能够受到保护。

说明书

技术领域

本发明是关于一种磊晶结构，特别是关于一种可阻挡缓冲陷阱(buffer trap)的电子进入通道层(channel layer)的崭新的镓面(Ga-face)III族/氮化物半导体系列磊晶结构，以及利用该磊晶结构所形成的主动元件与其栅极保护元件。

背景技术

在过去的习知技艺中，以磊晶结构来达到加强型氮化铝镓/氮化镓高速电子迁移率晶体管(E-Mode AlGaN/GaN HEMT)最常见的方式就是1.镓面P型氮化镓栅极高速电子迁移率晶体管结构(Ga-Face P-GaN Gate E-Mode HEMT structure)、2.氮面氮化铝镓栅极加强型高速电子迁移率晶体管结构(N-Face Al(x)GaN Gate E-Mode HEMT structure)，但正如两者元件的命名方式就可知只有栅极区域会保留P型氮化镓(P-GaN)或氮化铝镓(Al(x)GaN)。

最常见的制程方式就是使用一种磊晶结构，并将栅极区域以外的P-GaN以干式蚀刻的方式蚀刻掉，并尽量保持下一层的磊晶层厚度的完整性，因为当下一层的磊晶层被蚀刻掉太多的话会连带造成Ga-Face P-GaN Gate E-Mode HEMT structure的氮化铝镓/氮化镓(AlGaN/GaN)接口的二维电子气(2DEG)无法形成。因此，以干式蚀刻的方式其实难度很高因为:1.蚀刻深度难掌控、2.磊芯片上每一个磊晶层的厚度还是会有不均匀的。

有鉴于此，本发明针对上述的缺失，提出一种崭新的镓面(Ga-face)III族/氮化物磊晶结构与以及利用该磊晶结构所形成的主动元件与栅极保护元件。

发明内容

本发明的主要目的在于提供一种崭新的Ga-face III族/氮化物磊晶结构与利用该磊晶结构所形成的主动元件与其栅极保护元件积体化，以解决P型氮化镓栅极加强型氮化铝镓/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的栅极在任何栅极电压下操作都能够受到保护，并且本发明的Ga-face III族/氮化物磊晶结构基板上可一次性形成数种能够在高电压高速操作的主动元件。

为达上述目的，本发明提出一种AlGaN/GaN高速电子迁移率晶体管的磊晶结构，其包含栅极保护元件为空乏型AlGaN/GaN高速电子迁移率晶体管，其连接至:1.选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的栅极，或2.干式蚀刻P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的栅极，其中，本发明进一步提出上述所有AlGaN/GaN高速电子迁移率晶体管采用Ga face的AlGaN/GaN磊晶结构，其包含有一硅基底；一位于硅基底上的碳掺杂缓冲层(Buffer layer(C-doped))；一位于缓冲层上碳掺杂的本质氮化镓(i-GaN(C-doped))层；一位于i-GaN(C-doped)层上的本质氮化铝镓缓冲(i-Al(y)GaN buffer)层；一位于i-Al(y)GaN buffer层上的本质氮化镓通道(i-GaN Channel)层；以及一位于i-GaN Channel层上的本质氮化铝镓(i-Al(x)GaN)层，其中该x＝0.1-0.3，该y＝0.05-0.75。

附图说明

图1:镓面与氮面在不同的磊晶(氮化铝镓/氮化镓(AlGaN/GaN)系统、氮化镓/

氮化铟镓(GaN/InGaN)系统)应力下的EPS及EPZ的分布示意图；

图2:本发明的镓面与氮面氮化镓成长在一基板的示意图；

图3:氮化铝镓(AlGaN)及氮化镓(GaN)接面所产生的二维电子气(2DEG)因不同极性存在于不同位置的示意图；

图4A:氮化铝镓/氮化镓高速电子迁移率晶体管(AlGaN/GaN HEMT)磊晶结构上成长一层P型氮化镓(P-GaN)层后的能带分布图；

图4B-4D:P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管在Vd固定下，元件随着栅极电压Vg变化的工作图；

图4E-1及图4E-2:空乏型AlGaN/GaN高速电子迁移率晶体管的源极连接至P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的栅极的等效电路示意图；

图4F:应于第4E-1及4E-2图的等效电路示意图中元件的电压及电流的工作曲线示意图；

图5A，其为本发明所设计的(Ga Face)AlGaN/GaN-HEMT磊晶的结构图；

图5B，其为图5A改良后的(Ga Face)AlGaN/GaN-HEMT磊晶的结构图；

图6A-1及图6A-2:本发明的不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓(P-GaN)栅极加强型AlGaN/GaN高速电子迁移率晶体管的剖面示意图；

图7A-1至图7A-2:形成的选择性成长区域P型氮化镓(P-GaN)的倒置梯形栅极结构的剖面示意图；

图7B:对应于图7A-1至图7A-2的漏极以及源极电极金属制作完成的剖面示意图；

图7C-1:采干式蚀刻(Dry etching)至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离的剖面示意图；

图7C-2:采多重能量破坏性离子布植至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离的剖面示意图；

图7D-1及图7D-2:对应于图7C-1及图7C-2形成栅极电极金属以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属的剖面示意图；

图7E-1及图7E-2:对应于图7D-1及图7D-2形成一层绝缘保护的介电层并且对e介电层进行图案化，以显露出漏极打线区域及源极打线区的剖面示意图；图7F-1及图7F-2:对应于图7E-1及图7E-2为空乏型AlGaN/GaN高速电子迁移率晶体管(De-Mode AlGaN/GaN HEMT)的栅极场板电极金属制作完成的结构剖面示意图；

图7G，其为本发明的不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的上视图；

图8A-1及图8A-2，其为本发明的不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的剖面示意图；

图9A-1及图9A-2，其为蚀刻型P型氮化镓(P-GaN)栅极结构的制作流程剖面示意图；

图9B至图9F-2:对应于图9A-1及图9A-1的本发明的不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管制作流程剖面示意图；

图9G:本发明的不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的上视图；

图10A-1及图10A-2:本发明不具有栅极绝缘介电层空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管的剖面示意图；

图11A:利用多重离子布植将漏极及源极电极下方植入N-type Si dopant在完成的后的剖面示意图；

图11B-1及图11B-2:选择性成长区域P型氮化镓栅极及自对准接触栅极金属制作流程剖面示意图；

图11C:应于图11B-2的漏极以及源极电极金属制作完成的剖面示意图；

图11D-1:采干式蚀刻(Dry etching)至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离的剖面示意图；

图11D-2:采多重能量破坏性离子布植至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离的剖面示意图；

图11E-1及图11E-2:图11D-1及图11D-2形成栅极电极金属以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属的剖面示意图；

图11F-1及图11F-2:对应于图11E-1及图11E-2形成一层绝缘保护的介电层并且对介电层进行图案化，以显露出漏极打线区域及源极打线区的剖面示意图；

图11G-1及图11G-2:对应于图11F-1及图11F-2为空乏型AlGaN/GaN高速电子迁移率晶体管(D-Mode AlGaN/GaN HEMT)的栅极场板电极金属制作完成的结构剖面示意图；

第11H图:本发明的不具有栅极绝缘介电层空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管的上视图；

图12A-1及图12A-2:本发明的具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的剖面示意图；

图13:对应于图12A-1及图12A-2的上视图；

图14A-1及图14A-2:本发明的具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的剖面示意图；

图15:对应于图14A-1及图14A-2的上视图；

图16A-1及图16A-2:本发明的具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管的剖面示意图；

图17:对应于图16A-1及图16A-2的上视图；

图18-A:不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的源极连接至P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管并串接不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的等效电路示意图。

图18-B:不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的源极连接至P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管并串接具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管等效电路示意图的等效电路示意图。

图18-C:具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的源极连接至P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的栅极并串接不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的等效电路示意图。

图18-D:具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的源极连接至P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的栅极并串接具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管的等效电路示意图。

图19A-1与图19A-2:不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管串接一个不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的剖面示意图。

图20A-1与图20A-2:形成的选择性成长区域P-GaN的倒置梯形栅极结构的剖面示意图；

图20B:对应于图20A-1与图20A-2的漏极以及源极电极金属制作完成的剖面示意图；

图20C-1:采多重能量破坏性离子布植至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离的剖面示意图；

图20C-2:采干式蚀刻(Dry etching)至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离的剖面示意图；

图20D-1及图20D-2:对应于图20C-1及图20C-2形成栅极电极金属以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属的剖面示意图；

图20E-1及图20E-2:对应于图20D-1及图20D-2形成一层绝缘保护的介电层并且对介电层进行图案化，以显露出漏极打线区域及源极打线区的剖面示意图；

图20F-1及图20F-2:对应于图20E-1及图20E-2的栅极场板电极金属制作完成的剖面示意图；

图20G:对应于图20A-1及图20A-2的上视图；

图21A-1与图21A-2:不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管串接一个不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的剖面示意图。

图22A-1:采干式蚀刻(Dry etching)至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离并形成的选择性成长区域P-GaN的倒置梯形栅极结构以及漏极以及源极电极金属的剖面示意图；

图22A-2:采多重能量破坏性离子布植至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离并形成的选择性成长区域P-GaN的倒置梯形栅极结构以及漏极以及源极电极金属的剖面示意图；

图22B-1及图22B-2:对应于图22A-1及图22A-2形成栅极电极金属以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属的剖面示意图；

图22C-1及图22C-2:对应于图22B-1及图22B-2形成一层绝缘保护的介电层并且对介电层进行图案化，以显露出漏极打线区域及源极打线区的剖面示意图；

图22D-1及图22D-2:对应于图22C-1及图22C-2的栅极场板电极金属制作完成的剖面示意图；

图22E:对应于图21A-1及图21A-2的上视图；

图23A-1与图23A-2:不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管串接一个不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管而成的混合型加强型AlGaN/GaN高速电子迁移率晶体管的剖面示意图；

图24A-1:形成的选择性成长区域铺设光阻的剖面示意图；

图24A-2:选择性成长区域完成蚀刻型P型氮化镓栅极的制作的剖面示意图；

图24B:对应于图24A-2的漏极以及源极电极金属制作完成的剖面示意图；

图24C-1:采干式蚀刻(Dry etching)至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离的剖面示意图；

图24C-2:采多重能量破坏性离子布植至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离的剖面示意图；

图24D-1及图24D-2:对应于图24C-1及图24C-2形成栅极电极金属以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属的剖面示意图；

图24E-1及图24E-2:对应于图24D-1及图24D-2形成一层绝缘保护的介电层并且对介电层进行图案化，以显露出漏极打线区域及源极打线区的剖面示意图；

图24F-1及图24F-2:对应于图24E-1及图24E-2的栅极场板电极金属制作完成的剖面示意图；

图24G:对应于图23A-1及图23A-2的上视图；

图25A-1与图25A-2:不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2串接一个具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管M3的剖面示意图。

图26A-1:采干式蚀刻(Dry etching)至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离并形成的选择性成长区域P-GaN蚀刻型栅极结构以及漏极以及源极电极金属的剖面示意图；

图26A-2:采多重能量破坏性离子布植至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离并形成的选择性成长区域P-GaN蚀刻型栅极结构以及漏极以及源极电极金属的剖面示意图；

图26B-1及图26B-2:对应于图22A-1及图22A-2形成栅极电极金属以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属的剖面示意图；

图26C-1及图26C-2:对应于图22B-1及图22B-2形成一层绝缘保护的介电层并且对介电层进行图案化，以显露出漏极打线区域及源极打线区的剖面示意图；

图26D-1及图26D-2:对应于图22C-1及图22C-2的栅极场板电极金属制作完成的剖面示意图；

图26E:对应于图25A-1及图25A-2的上视图；

图27A-1与图27A-2:不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性区域成长P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管串接一个不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的剖面示意图；

图28A-1:形成源极离子布植区与漏极离子布植区的剖面示意图；

图28A-2:定义选择性区域成长P型氮化镓栅极及自对准接触栅极金属区域的剖面示意图；

图28B-1:形成的选择性成长区域P-GaN的倒置梯形栅极结构的剖面示意图；

图28B-2:对应于图20A-1与图20A-2的漏极以及源极电极金属制作完成的剖面示意图；

图28C-1:采干式蚀刻(Dry etching)至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离并形成的选择性成长区域P-GaN蚀刻型栅极结构以及漏极以及源极电极金属的剖面示意图；

图28C-2:采多重能量破坏性离子布植至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离并形成的选择性成长区域P-GaN蚀刻型栅极结构以及漏极以及源极电极金属的剖面示意图；

图28D-1及图28D-2:对应于图28C-1及图28C-2形成栅极电极金属以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属的剖面示意图；

图28E-1及图28E-2:对应于图28D-1及图28D-2形成一层绝缘保护的介电层并且对介电层进行图案化，以显露出漏极打线区域及源极打线区的剖面示意图；

图28F-1及图28F-2:对应于图28E-1及图28E-2的栅极场板电极金属制作完成的剖面示意图；

图28G:对应于图27A-1及图27A-2的上视图；

图29A-1与图29A-2:不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性区域成长P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管串接一个具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的剖面示意图；

图30A-1:采干式蚀刻(Dry etching)至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离并形成的选择性成长区域P-GaN的倒置梯形栅极结构以及漏极以及源极电极金属的剖面示意图；

图30A-2:采多重能量破坏性离子布植至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离并形成的选择性成长区域P-GaN的倒置梯形栅极结构以及漏极以及源极电极金属的剖面示意图；

图30B-1及图30B-2:对应于图30A-1及图30A-2形成栅极电极金属以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属的剖面示意图；

图30C-1及图30C-2:对应于图30B-1及图30B-2形成一层绝缘保护的介电层并且对介电层进行图案化，以显露出漏极打线区域及源极打线区的剖面示意图；

图30D-1及图30D-2:对应于第30C-1图及第30C-2图的栅极场板电极金属制作完成的剖面示意图；

图30E图:对应于图29A-1及图29A-2的上视图；

图31A-1与图31A-2:具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性区域成长P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管串接一个不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的剖面示意图；

图32:对应于图31A-1与图31A-2的上视图；

图33A-1与图33A-2:具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性区域成长P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管串接一个具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的剖面示意图；

图34:对应于图33A-1与图33A-2的上视图；

图35A-1与图35A-2:具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管串接一个不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的剖面示意图；

图36:对应于图35A-1与图35A-2的上视图；

图37A-1与图37A-2:具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管串接一个具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的剖面示意图；

图38:对应于图37A-1与图37A-2的上视图；

图39A-1与图39A-2:具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性区域成长P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管串接一个不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的剖面示意图；

图40:对应于图39A-1与图39A-2的上视图；

图41A-1与图41A-2:具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性区域成长P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管串接一个具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的剖面示意图；以及图42:对应于图41A-1与图41A-2的上视图。

【图号对照说明】

10 磊晶结构

11 硅基底

12 碳掺杂缓冲层

13 本质碳掺杂氮化镓层

14 本质氮化铝镓缓冲层

15 本质氮化镓通道层

152 二维电子气

16 本质氮化铝镓层

17 本质氮化铝镓能阶缓冲层

20 二氧化硅罩幕层

202 开口槽

24 选择性成长区域

25 阻障层

26 P-GaN倒置梯型栅极结构

262 空乏区域

264 场板区域

26A 蚀刻型P-GaN栅极结构

28 源极奥姆接触电极

30 漏极奥姆接触电极

32 隔离层

36 金属层

40 绝缘保护介电层

42 漏极打线区域

43 源极金属打线区域

62 栅极场板电极金属

72 栅极绝缘介电层

92 栅极场板绝缘介电层

101 源极离子布植区

102 漏极离子布植区

103 第一栅极金属层

104 光阻层

105 二氧化硅屏蔽

2DEG 二维电子气

Id 电流

Ids 电流

M1 空乏型氮化铝镓/氮化镓高速电子迁移率晶体管

M2 增强型氮化铝镓/氮化镓高速电子迁移率晶体管

M3 空乏型氮化铝镓/氮化镓高速电子迁移率晶体管

Rds 电阻

Vds 崩溃电压

Vf 启动电压

V

V

V

VF 电压

Vg 栅极电压

Vgs 电压

V

Wg 宽度

Wg2 宽度

具体实施方式

为了使本发明的结构特征及所达成的功效有更进一步的了解与认识，特用较佳的实施例及配合详细的说明，说明如下：

如下图1所示，镓面(Ga-face)与氮面(N-face)在不同的磊晶(AlGaN/GaN磊晶结构或GaN/InGaN磊晶结构)应力下的ESP及EPZ的分布示意图，ESP为自发性极化(Spontaneouspolarization)(材料本身的极性)，而EPZ为压电极化(Piezoelectric polarization)(应力所产生压电效应而造成的极性)。因此ESP是由每个磊晶层区间所决定的，而EPZ为应力所产生压电效应所决定的。

在氮化铝镓/氮化镓(AlGaN/GaN)系统中，EPZ在AlGaN是扩张应力(Tensile)下是“负”值而在AlGaN是压缩应力(Compressive strain)下是“正”值，反之在GaN/InGaN系统中，EPZ刚好是相反值。另外由文献[2]可得知，(1)在AlGaN/GaN系统，极性主导权是由ESP所决定的，(2)在氮化镓/氮化铟镓(GaN/InGaN)系统极性主导权是由EPZ所决定的。

如下图2所示，P为ESP(Spontaneous Polarization)，而E为其对应的电场。在氮化镓(GaN)中，其Ga-face(N-face)极性是取决于Ga-N双层形成晶体的Ga原子(N原子)的面朝向磊晶的表面。如图所示，为Ga-face及N-face GaN成长在一基板的示意图，若为Ga-face的极性，其内部电场是远离基板朝向表面，因此其极性为内部电场的相反方向，也因此极性会造成负电荷累积在磊晶表面，而正电荷累积在与基板的接面。相对的，若为N-face的极性，其电荷累积位置及内部电场的方向是相反的。

对于氮化铝镓/氮化镓高速电子迁移率晶体管(AlGaN/GaN HEMT)而言，最重要的就是Ga-face及N-face极性会如何影响AlGaN/GaN HEMT的元件特性。如下图3所示，为AlGaN及GaN接口所产生的二维电子气(2-Dimensional Electron Gas，2DEG)因不同极性存在于不同位置的示意图。在Ga-face结构中2DEG存在于AlGaN/GaN接口，而在N-face结构中存在于GaN/AlGaN接口。2DEG的存在表示在该接口有正的极化电荷累积，而2DEG本身就是用以补偿极化电荷的自由电子聚集。

如图4A到图4D所示，P型氮化镓栅极加强型氮化铝镓/氮化镓高速电子迁移率晶体管(P-GaN Gate E-mode AlGaN/GaN-HEMT)的原理我们可以从两个角度来看。1.从极化电场的角度来看，当我们在AlGaN/GaN HEMT磊晶结构上成长一层P型氮化镓层(P-GaN layer)后，此P-GaN layer会产生一个极化电场将本质氮化镓通道层(iGaN channel layer)的二维电子气(2DEG)空乏掉。另外，2.从能带的角度来看，如图4A所示，当我们在AlGaN/GaNHEMT磊晶结构上成长一层P-GaN layer后，此P-GaN layer会将阻障层(iAlGaN)的能带拉高，如此会造成原本本质氮化铝镓/本质氮化镓(iAlGaN/iGaN)接面的位能井，会被拉高至费米能阶(Fermi Energy Level)的上面，因此，二维电子气(2DEG)就无法形成。如图4B所示，当P型栅极(Gate，G)的电压是小于或等于0时，其下方的2DEG是完全被空乏掉的，因此漏极(Drain，D)的电流无法通过通道(Channel)到达源极(Source，S)。如图4C所示，当P-type栅极G的电压是大于0时，iAlGaN/iGaN接面的位能井开始被下压至费米能阶的下面，因此电子会回填入其下方的位能井形成二维电子气(2DEG)，当二维电子气(2DEG)完全恢复时，我们定义此正电压为“临界电压”(Vth)，此时通道重新打开，漏极D的电流便可通过通道(Channel)到达源极S。另外，如图4D等效电路图所示，P-GaN Gate E-mode AlGaN/GaN-HEMT的栅极G对漏极D以与门极G对源极S可视为两个背对背相连接的萧特基位障二极管(Schottky Barrier Diode简称SBD)。因此，当电压Vgs趋近于电压VF时，栅极G对漏极D的萧特基位障二极管便会开始导通，此时P-GaN栅极的电洞(正电荷)会注入二维电子气(2DEG)，也因此，为了保持通道层的电中性，信道的电子数量也会跟着增加造成二维电子气浓度上升。此时，为了让电子能够快速补偿注入的电洞以维持通道层的电中性，同时也会造成电子迁移率增加。当电子迁移率增加后，漏极电流也会随的增加，如此，整个元件的操作电流也会跟着提升。另外，由于电洞的迁移率比电子的迁移率至少低一倍，因此电洞会被牵制并聚集在栅极G下方的的通道处，也因此可以有效的降低栅极G漏电流。但由于P型氮化镓栅极高速电子迁移率晶体管(P-GaN Gate HEMT)的栅极G的电极(为Ni/Au,Pt/Au,Mo,TiN等金属结构电极，主要是形成萧特基接触电极(Schottky Contact))是与P-GaN直接接触的，因此虽然电洞会被牵制并聚集在栅极G下方的的信道处，但当电压Vgs>电压VF时，栅极G对漏极D的萧特基位障二极管的导通电流大到电洞无法被牵制并聚集在栅极G下方的的通道处时，大量电洞会注入通道层造成栅极漏电流迅速上升使得晶体管无法在我们所希望的条件下工作，因此电压Vgs无法太大一直是P-GaN Gate E-mode AlGaN/GaN-HEMT的缺点。一般而言，因磊晶跟制程条件的不同，电压Vgs(max)约5～10V左右。由于一般市售的电源控制IC的栅极触动电压(Gate trigger voltage)为9～18V，因此P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的栅极会直接被该栅极触动电压(Gate trigger voltage)所产生的大量栅极漏电流Ig击穿而导致P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的栅极无法正常工作。

为了解决上述的问题，如第4E-1及4E-2图所示，空乏型AlGaN/GaN高速电子迁移率晶体管的源极连接至P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的栅极的等效电路示意图，其中空乏型AlGaN/GaN高速电子迁移率晶体管(M1)的源极与其栅极是藉由制程的方式而使得其电性相连接的，也就是栅极G与源极S是短路的(Vgs＝0V)，而这Vgs＝0V的空乏型AlGaN/GaN高速电子迁移率晶体管(M1)的作为P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管(M2)的栅极保护元件。

如图4F所示，为对应于图4E-1元件的工作原理及其步骤。首先(Step1)，P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管(M2)的Vgs必须在Vgs>Vf的条件下工作，因为在此条件下才能够有足够的Ig(P型氮化镓栅极漏电流)来启动Vgs＝0V的空乏型AlGaN/GaN高速电子迁移率晶体管M1开始工作，也就是说当空乏型AlGaN/GaN高速电子迁移率晶体管M1的Ids开始爬升(Step2)。(Step3)当空乏型AlGaN/GaN高速电子迁移率晶体管M1的Ids上升至饱和电流Idsat时，此时P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2的Ig被固定在Ig(M2)＝Idsat(M1)，如此一来M2的Vgs就会被锁住在Ig(M2)＝Idsat(M1)下的Vgs。(Step4)当M1的Vin继续增加时，此时由于M2的Vgs被锁住，所以Vin＝Vds(M1)+Vgs(M2)，也因此P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2被保护住。

如图5A所示，为本发明所设计的Ga-face AlGaN/GaN-HEMT磊晶结构图。此磊晶结构依序包含有一硅基底11、一Buffer layer(C-doped)12，其为位于硅基底11上的具碳掺杂的缓冲层，一iGaN layer(C-doped)13，i-Al(y)GaN Buffer Layer 14，一iGaN channel15，以及一iAl(x)GaN layer16，此磊晶结构具有i-Al(y)GaN Buffer Layer14，此磊晶层主要的功用是阻挡Buffer Trap的电子进入Channel Layer进而降低元件电流崩塌(CurrentCollapse)的现象。如下图5B所示，为本发明所设计的AlGaN/GaN-HEMT另一种磊晶结构图，主要是考虑i-Al(y)GaN Buffer Layer 14(如图5A所示)直接成长在i-GaN Layer(C-doped)13(如图5A所示)会有过大的晶格不匹配问题，因此加入本质氮化铝镓能阶缓冲层(i-Al(z)GaN Grading Buffer Layer)17。

由于本发明是利用Vgs＝0V的空乏型AlGaN/GaN高速电子迁移率晶体管(M1)的作为P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管(M2)的栅极保护元件。因此，1.在本发明的磊晶结构上选择性成长区域P型氮化镓的栅极(选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管)，其中P-Type GaN以“倒置梯形栅极结构26”(如图6A-1所示)并且以选择性成长区域在AlGaN/GaN D-Mode HEMT磊晶结构上成为P-TypeGaN栅极。由于有成长P-Type GaN(倒置梯形栅极结构26)的区域，其下方的2DEG会被空乏掉，因此我们可以制作出P-GaN Gate E-mode AlGaN/GaN-HEMT(P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管)，其中，P-Type GaN倒置梯形栅极结构26为一栅极结构。或者2.在本发明的磊晶结构上成长成P型氮化镓磊晶层后再利用干式蚀刻的方式蚀刻出P型氮化镓栅极(蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管)，这两种P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管。

实施例一:不具有栅极绝缘介电层具有空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管。

如图6A-1及图6A-2所示，本发明的不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的特征在于包含有本发明所设计的AlGaN/GaN磊晶结构；以及一P-GaN倒置梯型结构26，其位于该第一i-Al(x)GaN层(iGaN channel layer15)上，其中2DEG虽形成在i-Al(x)GaN/iGaN channel接口的iGaN channel layer15内，但因为P-GaN倒置梯型栅极结构26的存在，使得位于iGaN channel layer15内的2DEG位于该P-GaN倒置梯型栅极结构26下方处将是呈现空乏状态。图6A-1及图6A-2分别为不同元件隔离制程在整个元元件制程完成后的示意图。图6A-1利用多重能量破坏性离子布植(Ion-Implant)，一般使用Boron或Oxygen等重原子，使得元件与元件隔离，图6A-2采干式蚀刻(Dry etching)至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离。

本发明不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管，于本发明所设计的AlGaN/GaN磊晶结构上其区分为一左侧区域与一右侧区域。左侧区域形成不具有栅极绝缘介电层空乏型AlGaN/GaN高速电子迁移率晶体管M1，右侧区域形成选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2包含有一P-GaN倒置梯型栅极结构26，其中2DEG虽形成在iAl(x)GaN/iGaN channel接口的iGaN channel layer15内，但因为P-GaN倒置梯型栅极结构26的存在，使得iGaN channel layer15内的2DEG位于该P-GaN倒置梯型栅极结构26下方处将是呈现空乏状态，即具有一无2DEG分布的空乏区域262。

以下实施例的制作，但熟悉该项技艺者当知并不因此拘限本实施例仅可以此方式制作，而其金属线路布局方式也是如此。

步骤S11:二氧化硅罩幕层20的图案化。此步骤首先，如图7A-1所示，先利用PECVD于本发明的Ga-face AlGaN/GaN磊晶结构上沉积一层二氧化硅罩幕层20，其厚度约为100～200nm，接下来利用光阻22(Photo Resist)以曝光显影的方式定义出栅极选择性成长的选择性成长区域24，最后再使用缓冲氧化物蚀刻(BOE，Buffered Oxide Etchant)制程利用湿式蚀刻的方式将该选择性成长区域24的二氧化硅罩幕层20蚀刻掉使得表面的磊晶裸露出来，的后再将光阻22以去光阻液蚀刻掉。由于湿式蚀刻为等向性蚀刻，因此除了会向下蚀刻的外也会同时侧向蚀刻，也因此该选择性成长区域24二氧化硅罩幕层20的开口槽202会形成一个“倒置梯形结构”。

步骤S12:选择性成长区域24成长P-GaN倒置梯形栅极结构26。此步骤先将磊芯片放回金属有机物化学气相沉积(MOCVD)制程进行P-GaN选择性成长区域，也就是表面的磊晶裸露出来的地方才能够成长P-GaN。由于P-GaN在MOCVD内也是属于等向性成长，因此除了会向上成长的外也会同时侧向成长，也因此P-GaN会形成一个“倒置梯形结构”，形成P-GaN的倒置梯形栅极结构26。最后再使用BOE(Buffered Oxide Etchant)利用湿式蚀刻(WetEtching)的方式二氧化硅罩幕层20蚀刻掉，形成如图7A-2所示的结构。

此时，由于P-GaN选择性成长区域24占整个磊芯片仅有一小部分，因此容易形成负载效应(Loading Effect)，也就是P-GaN在所定义的区域成长的速度是一般的3～4倍，也因此P-GaN的P-型掺杂的浓度也会等于原先预期的1/3～1/4。

步骤S13:形成漏极奥姆接触电极30以及源极奥姆接触电极28，。此步骤利用金属蒸镀的方式，于磊芯片上沉积金属层，例如一般为Ti/Al/Ti/Au或Ti/Al/Ni/Au所组成的金属层，再利用金属掀离的方式将所沉积的金属层图案化为所设定的图形，以形成位于磊晶结构上的漏极电极及源极电极的金属层，的后再经过700～900℃，30秒的热处理，使得漏极电极以及源极电极形成漏极奥姆接触电极30及源极奥姆接触电极28，如图7B所示。

步骤S14:元件隔离制程。此步骤利用多重能量破坏性离子布植(Ion-Implant)，一般使用Boron或Oxygen等重原子，使得元件与元件隔离，如图7C-2，或采干式蚀刻(Dryetching)至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离，如图7C-1所示。

步骤S15:金属线路布局制程。此步骤包含有进行金属沉积，利用金属蒸镀结合掀离的方式将材质为为Ni/Au的金属层图案化形成栅极电极金属、以及漏极电极及源极电极的打线区域(Bonding Pad)或连接金属36，如图7D-1及图7D-2所示的结构。当然也可于此步骤同时形成与栅极电极金属层电性连接的栅极打线区域，如图7G所示的结构。

步骤S16:介电层的沉积与图案化。图7E-1及图7E-2所示，此步骤是利用PECVD成长一层绝缘保护的介电层40，其材质可以为SiOx、SiOxNy或SiNx。最后再对介电层40进行图案化，以显露出打线区域，举例来说以BOE(Buffered Oxide Etchant)以湿式蚀刻(WetEtching)的方式将Bonding Pad Region蚀刻出来成为的后打线的漏极打线区域42及源极打线区43。

由于P-GaN是一个“倒置梯形栅极结构26”，因此虚线圈围处的场板区域(FieldPlate Region)264会形成一个具有斜边的电容(如图7F-1与图7F-2所示)，此电容会形成场板效应(Field Plate Effect)，其主要功能是利用此电容的电场将栅极下方高密度的电场均匀分散开来，其用处除了增加高速电子迁移率晶体管(HEMT)漏极至源极的崩溃电压(Vds)，也可以抑制栅极下方的Electron trapping effect进而降低高速电子迁移率晶体管(HEMT)在工作时的电流崩塌效应(Current Collapse)。

步骤S17:栅极场板电极金属制作。利用金属蒸镀结合掀离的方式形成空乏型AlGaN/GaN高速电子迁移率晶体管(D-Mode AlGaN/GaN HEMT)的栅极场板电极金属(FieldPlate Metal)62，如图7F-1与图7F-2所示的最终结构，其中栅极场板电极金属(FieldPlate Metal)62相邻于栅极场板绝缘介电层92。本发明的不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的上视图如图7G所示。

实施例二:不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管。

如图8A-1图8A-1及图8A-2所示，图8A-1图8A-1及图8A-2分别为不同元件隔离制程在整个元元件制程完成后的示意图。图8A-1图8A-1利用多重能量破坏性离子布植(Ion-Implant)，一般使用Boron或Oxygen等重原子，使得元件与元件隔离，图8A-2采干式蚀刻(Dry etching)至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离。

如图8A-1图8A-1及图8A-2所示，为本发明不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管，于磊晶结构上其区分为一左侧区域与一右侧区域。左侧区域形成不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1，右侧区域形成选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2包含有一蚀刻型P-GaN栅极结构26A，其中2DEG虽形成在iAl(x)GaN/iGaN channel接口的iGaN channel layer15内，但因为蚀刻型P-GaN栅极结构26A的存在，使得iGaN channel layer内的2DEG位于该蚀刻型P-GaN栅极结构26A下方处将是呈现空乏状态，即具有无2DEG分布的空乏区域262。

步骤S21:蚀刻型P型氮化镓栅极的制作。此步骤首先，如第9A图所示，先利用MOCVD于本发明的Ga-face AlGaN/GaN磊晶结构上成长一层P型氮化镓(P-GaN)层，接下来利用光阻22(Photo Resist)以曝光显影的方式定义出P型氮化镓栅极的区域，最后再干式蚀刻的方式将该区域以外的P型氮化镓蚀刻掉至本发明的Ga-face AlGaN/GaN磊晶结构的AlGaN阻障层(Blocking Layer)，的后再将光阻22以去光阻液蚀刻掉。如此一来便完成蚀刻型P型氮化镓栅极的制作。

第二实施例因接下来制程步骤细节如图9B～图9F-2与上述实施例一的图7B至图7F-2相同，于此将不再进行详细赘述。本发明的不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的上视图如图9G所示。

实施例三:不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管。

如图10A-1与图10A-2所示，10A-1图及图10A-2分别为不同元件隔离制程在整个元元件制程完成后的示意图。10A-1图利用多重能量破坏性离子布植(Ion-Implant)，一般使用Boron或Oxygen等重原子，使得元件与元件隔离，图10A-2采干式蚀刻(Dry etching)至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离。

如图10A-1与图10A-2所示，为本发明不具有栅极绝缘介电层空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管，于本发明所设计的AlGaN/GaN磊晶结构上其区分为一左侧区域与一右侧区域。左侧区域形成不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1，右侧区域形成选择性成长区域P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管M2。如图10A-1与图10A-2所示，此实施例的晶体管M2主要特征在于包含有该AlGaN/GaN磊晶结构，磊晶结构的i-Al(x)GaN层上形成有一P-GaN倒置梯型栅极结构26、一第一源极金属层28与一第一漏极金属层30，2DEG虽形成在iAl(x)GaN/iGaN channel接口的iGaN channel layer内，但因为P-GaN倒置梯型栅极结构26的存在，使得iGaN channel layer内的2DEG位于P-GaN倒置梯型栅极结构26下方处将是呈现空乏状态。磊晶结构的i-Al(x)GaN层内形成有一第一源极离子布植区101与一第一漏极离子布植区102，且第一源极离子布植区101是位于第一源极金属层28下方，第一漏极离子布植区102是位于第一漏极金属层30下方。P-GaN倒置梯型栅极结构26上设置有一第一栅极金属层103。

由于漏极及源极电极需要经过700℃～900℃的热处理才会与iAl(x)GaN形成殴姆接触电极，一般的高速电子迁移率晶体管(HEMT)制作流程当中，栅极金属是在漏极及源极电极热处理后再进行制作，因此栅极金属不会因为此高温热处理而破坏栅极金属与iAl(x)GaN所形成的萧特基接触接面。但选择性成长区域P型氮化镓栅极及自对准接触栅极金属却是在漏极及源极电极完成先制作好栅极金属电极，因此为了避免栅极受到热处理而破坏其与iAl(x)GaN所形成的萧特基接触接面的特性，因此利用多重离子布植将漏极及源极电极下方植入N-type Si dopant，如此一来漏极及源极电极不需要经过700℃～900℃的热处理就会与iAl(x)GaN形成殴姆接触电极。

步骤S31:如图11A所示，利用多重离子布植将漏极及源极电极下方植入N-type Sidopant并施行活化热处理，以形成第一源极离子布植区101与一第一漏极离子布植区102。因为此为浅层离子布植，由于离子布植植入iAl(x)GaN的后会浓度会随着深度而形成高斯分布，但我们希望“高斯分布”浓度最高的地方离iAl(x)GaN表面越近越好，如图11A所示，首先利用电浆化学气相沉积(PECVD)沉积一层二氧化硅屏蔽(SiO2 mask)105做为一个缓冲层使得在离子布植时“高斯分布”浓度最高的地方可以贴近iAl(x)GaN表面。接着就是利用黄光曝光显影的方式形成一图案化光阻层104，以定义出漏极及源极电极下方离子布植区域，的后再用多重离子布植将漏极及源极电极下方植入N-type Si dopant，的后再移除图案化光阻层104及SiO2 mask105。

随后进行大于600℃的热处理，以将N-type Si Dopant(掺杂)活化，形成第一源极离子布植区101与一第一漏极离子布植区102。此热处理的步骤可以在步骤71后进行，也就是说在离子布植后去除图案化光阻层104及SiO2mask105后进行大于600℃热处理活化。或者是在后续使用MOCVD进行选择性成长区域P型氮化镓栅极时，利用成长过的高温同步进行热处理活化。

步骤S32:请一并参酌图11B-1与图11B-2，定义选择性成长区域P型氮化镓栅极及自对准接触栅极金属区域。利用PECVD沉积一层二氧化硅罩幕层20，其厚度大于2500nm，接下来利用光阻(Photo Resist)曝光显影的方式定义出Gate选择性成长的区域，最后再使用BOE以湿式蚀刻的方式将该区域的二氧化硅罩幕层蚀刻掉使得表面的磊晶裸露出来，的后再将光阻以去光阻液蚀刻掉。由于湿式蚀刻为等向性蚀刻，因此除了会向下蚀刻的外也会同时侧向蚀刻，也因此二氧化硅罩幕层会形成一个“倒置梯形结构”的开口槽24。

步骤S33:选择性成长区域P型氮化镓栅极及自对准接触栅极金属制作。将磊芯片放回MOCVD进行P-GaN选择性成长区域，也就是表面的磊晶裸露出来的地方才能够成长P-GaN。由于P-GaN在MOCVD内也是属于等向性成长，因此除了会向上成长的外也会同时侧向成长，也因此P-GaN会形成一个“倒置梯形结构”，作为P-GaN倒置梯型栅极结构26。的后再以金属镀膜的方式，在芯片上进行栅极电极金属镀膜。最后再使用BOE利用湿式蚀刻(WetEtching)的方式二氧化硅罩幕层蚀刻掉并且掀离栅极电极金属区域以外的金属，形成位于P-GaN倒置梯型栅极结构26上的自对准栅极金属102，如图11B-1与图11B-2所示的结构。

步骤S34:利用金属蒸镀结合掀离的方式形成漏极以及源极电极金属28、30，如图11C所示。

步骤S35:元件隔离制程。如图11D-1与图11D-2所示，利用多重能量破坏性离子布植或干式蚀刻至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离，如图11D-1与图11D-2所示。

步骤S36:进行金属线路布局制程。利用金属蒸镀结合掀离的方式形成金属层36，以作为栅极以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属，如图11E-1与图11E-2所示。

步骤S37:图案化介电层。利用PECVD成长一层绝缘保护介电层。最后再以BOE以湿式蚀刻(Wet Etching)的方式将介电层进行图案化，形成一图案化介电层40，以显露出部分金属层36，如图11F-1与图11F-2所示。举例来说将Bonding Pad Region蚀刻出来成为的后打线的区域。

由于P-GaN倒置梯型结构(栅极)26是一个“倒置梯形结构”，因此如第10A-1与图10A-2所示，虚线圈起来的场板区域264会形成一个具有斜边的电容，此电容会形成场板效应(Field Plate Effect)，其主要功能是利用此电容的电场将栅极下方高密度的电场均匀分散开来，其用处除了增加高速电子迁移率晶体管(HEMT)漏极至源极的崩溃电压(Vds)，也可以抑制栅极下方的Electron trapping effect进而降低高速电子迁移率晶体管(HEMT)在工作时的电流崩塌效应(Current Collapse)。

步骤S38:栅极场板电极金属制作。利用金属蒸镀结合掀离的方式形成D-ModeHEMT的，栅极场板电极金属(Field Plate Metal)62，如图11G-1与图11G-2所示的最终结构，其中栅极场板电极金属(Field Plate Metal)62相邻于栅极场板绝缘介电层92。

选择性成长区域P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管与先前实施例的选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管最大的差异是在栅极金属与选择性成长区域P型氮化镓栅极的接触面积比，由先前实施例的原理叙述中提到当电压Vgs>>电压VF时，栅极对漏极的萧特基位障二极管的导通电流大到电洞无法被牵制并聚集在栅极下方的的通道处时，大量电洞会注入通道层造成栅极漏电流迅速上升，使得晶体管无法在所希望的条件下工作，因此电压Vgs无法太大是P-GaN Gate E-mode AlGaN/GaN-HEMT的缺点。但选择性成长区域P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管与选择性成长区域P型氮化镓栅极的接触面积比比先前的实施例会大上许多(完全的覆盖P型氮化镓栅极)，如此一来电压Vgs>电压VF时，栅极所注入的电洞较为均匀，电场分部也比较均匀，因此电压Vgs max(Self-align Gate Metal)>电压Vgs max(Non-Self-align Gate Metal)，如此一来电压Vgs会有更高的操作空间。

接下来的实施例四、实施例五及实施例六分别对应到实施例一、实施例二及实施例三，其中的差异则是采用具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为P型氮化镓栅极保护元件，其等效电路图如图4E-2所示。没有栅极绝缘介电层(GateOxide)D-Mode HEMT与具有栅极绝缘介电层(Gate Oxide)72的D-Mode HEMT的差异在于没有栅极绝缘介电层的截止电压Vp(Pinch-off Voltage)会小于具有栅极绝缘介电层72的截止电压Vp。较高的截止电压Vp其好处在于进入饱和区的电压比较晚，而饱和区如同等效电路图所示等同为一个较大阻值得可变电阻，因此较高的截止电压Vp的总累积电阻比较小，能量损耗较低。

实施例四:采用具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管。

如图12A-1及图12A-2所示，本发明的具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的特征在于包含有本发明所设计的AlGaN/GaN磊晶结构；以及一P-GaN倒置梯型结构26，其位于该第一i-Al(x)GaN层(iGaN channel layer15)上，其中2DEG虽形成在i-Al(x)GaN/iGaN channel接面的iGaN channel layer15内，但因为P-GaN倒置梯型结构26的存在，使得位于iGaN channel layer15内的2DEG位于该P-GaN倒置梯型结构26下方处将是呈现空乏状态。图12A-1及第图12A-2分别为不同元件隔离制程在整个元元件制程完成后的示意图。图12A-1利用多重能量破坏性离子布植(Ion-Implant)，一般使用Boron或Oxygen等重原子，使得元件与元件隔离，图12A-2采干式蚀刻(Dry etching)至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离。对应于图12A-1及图12A-2的上视图如图13所示。

本发明具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管，于本发明所设计的AlGaN/GaN磊晶结构上其区分为一左侧区域与一右侧区域。左侧区域形成具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管M1，右侧区域形成选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2包含有一P-GaN倒置梯型栅极结构26，其中2DEG虽形成在iAl(x)GaN/iGaN channel接面的iGaN channellayer15内，但因为P-GaN倒置梯型栅极结构26的存在，使得iGaN channel layer内的2DEG位于该P-GaN倒置梯型栅极结构26下方处将是呈现空乏状态。

第四实施例制程步骤细节如第7A图～第7F图与上述实施例1相同，为独不一样的地方在于步骤流程第7C图与第7D图之间多加了一步左侧区域具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管M1的栅极绝缘介电层的制作。

实施例五:具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管。

如图14A-1及图14A-2所示，图14A-1及图14A-2分别为不同元件隔离制程在整个元元件制程完成后的示意图。图14A-1利用多重能量破坏性离子布植(Ion-Implant)，一般使用Boron或Oxygen等重原子，使得元件与元件隔离，图14A-2采干式蚀刻(Dry etching)至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离。

如图14A-1及图14A-2所示，为本发明具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管，于磊晶结构上其区分为一左侧区域与一右侧区域。左侧区域形成具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管M1，右侧区域形成选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2包含有一蚀刻型P-GaN栅极结构26A，其中2DEG虽形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15内，但因为蚀刻型P-GaN栅极结构26A的存在，使得iGaN channel layer内的2DEG位于该蚀刻型P-GaN栅极结构26A下方处将是呈现空乏状态，即具有无2DEG分布的空乏区域262。

步骤S51:蚀刻型P型氮化镓栅极的制作。此步骤首先，如第9A图所示，先利用MOCVD于本发明的Ga-face AlGaN/GaN磊晶结构上成长一层P型氮化镓25，接下来利用光阻(PhotoResist)22以曝光显影的方式定义出P型氮化镓闸的区域，最后再干式蚀刻的方式将该区域以外的P型氮化镓蚀刻掉至本发明的Ga-face AlGaN/GaN磊晶结构的AlGaN阻障层(Blocking Layer)，的后再将光阻22以去光阻液蚀刻掉。如此一来便完成蚀刻型P型氮化镓栅极结构26A的制作。

第五实施例制程步骤细节如第9A图～第9F图与上述实施例二相同，为独不一样的地方在于步骤流程第9C图与第9D图之间多加了一步左侧区域具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管M1的栅极绝缘介电层72的制作。

实施例六:具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管。

如图16A-1与图16A-2所示，16A-1图及图16A-2分别为不同元件隔离制程在整个元元件制程完成后的示意图。16A-1图利用多重能量破坏性离子布植(Ion-Implant)，一般使用Boron或Oxygen等重原子，使得元件与元件隔离，图16A-2采干式蚀刻(Dry etching)至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离。

如图16A-1与图16A-2所示，为本发明具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管，于本发明所设计的AlGaN/GaN磊晶结构上其区分为一左侧区域与一右侧区域。左侧区域形成具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管M1，右侧区域形成选择性成长区域P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管M2。如图16A-1与图16A-2所示，此实施例的晶体管M2主要特征在于包含有该AlGaN/GaN磊晶结构，磊晶结构的i-Al(x)GaN层上形成有一P-GaN倒置梯型栅极结构26、一第一源极金属层28与一第一漏极金属层30，2DEG虽形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer内，但因为P-GaN倒置梯型栅极结构26的存在，使得iGaN channel layer内的2DEG位于P-GaN倒置梯型结构(栅极)26下方处将是呈现空乏状态。磊晶结构的i-Al(x)GaN层内形成有一第一源极离子布植区101与一第一漏极离子布植区102，且第一源极离子布植区101是位于第一源极金属层28下方，第一漏极离子布植区102是位于第一漏极金属层30下方。P-GaN倒置梯型栅极结构26上设置有一第一栅极金属层103。

第六实施例制程步骤细节如图11A～第11G图与上述实施例二相同，为独不一样的地方在于步骤流程第9D图与第9E图之间多加了一步左侧区域具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管M1的栅极绝缘介电层72的制作。

如图18-A及18-B图所示，为不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的源极连接至P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的栅极的串接一个(1)不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管，(2)具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管等效电路示意图，其中不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管(M1)的源极与其栅极是藉由制程的方式而使得其电性相连接的，也就是栅极与其源极是短路的(Vgs＝0V)，而这Vgs＝0V的空乏型AlGaN/GaN高速电子迁移率晶体管(M1)的作为P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管(M2)的栅极保护元件，至于M2的漏极与M3的源极是电性相连接的，其中M3为(1)或(2)空乏型AlGaN/GaN高速电子迁移率晶体管。另外M3的栅极与M2的源极是电性相连接的，其主要是提供此M1+M2+M3混合型元件在Vin＝0V(Off-State)更大的Off-State崩溃电压(Off-State Breakdown Voltage)，由于M3为空乏型AlGaN/GaN高速电子迁移率晶体管，因此M3的Off-State崩溃电压是大于M2的Off-State崩溃电压。

如图18-C及18-D图所示，为不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的源极连接至P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的栅极的串接一个(1)不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管，(2)具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管等效电路示意图，其中不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管(M1)的源极与其栅极是藉由制程的方式而使得其电性相连接的，也就是栅极与其源极是短路的(Vgs＝0V)，而这Vgs＝0V的空乏型AlGaN/GaN高速电子迁移率晶体管(M1)的作为P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管(M2)的栅极保护元件，至于M2的漏极与M3的源极是电性相连接的，其中M3为(1)或(2)空乏型AlGaN/GaN高速电子迁移率晶体管。另外M3的栅极与M2的源极是电性相连接的。

实施例七:如图19A-1与图19A-2所示，为不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管串接一个不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管而成的混合型加强型AlGaN/GaN高速电子迁移率晶体管。

P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管通常都会有轻微的EarlyEffect现象，这种现象一般是指通道没有办法完全关闭因而造成元件操作在饱和区时(栅极电压Vg固定)，电流Ids会随着Vds↑而增加。而本发明的串接空乏型AlGaN/GaN高速电子迁移率晶体管正好可以解决此问题。

如图19A-1与图19A-2所示，实施例七的混合型加强型AlGaN/GaN高速电子迁移率晶体管包含有本发明所设计的AlGaN/GaN磊晶结构，其区分为一左侧区域、一中间区域与一右侧区域。左侧区域形成不具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管M1，中间区域形成有一选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2，此选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管包含有一P-GaN倒置梯型栅极结构26，其中2DEG虽形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15内，但因为P-GaN倒置梯型栅极结构26的存在，使得iGaN channellayer内的2DEG位于该P-GaN倒置梯型栅极结构26下方处将是呈现空乏状态，即具有无2DEG分布的空乏区域262。右侧区域形成不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M3。

实施例七的制程步骤，首先，如第20A图所示，提供一本发明的Ga-face AlGaN/GaN磊晶结构，并将左侧区域设定为制作不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管，将中间区域设定为制作选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管，将右边区域设定为是制作不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管。接续，如同先前所述的制作，于该Ga-face AlGaN/GaN磊晶结构上形成一具有倒置梯型结构开口槽24的图案化二氧化硅罩幕层20，以定义出栅极选择性成长的区域，此二氧化硅罩幕层20的厚度约为100～200nm。于该导致梯型结构开口槽24内成长P-GaN，以形成一P-GaN倒置梯形结构20。随后移除该图案化二氧化硅罩幕层20。此时，诚如先前所述，由于P-GaN选择性成长区域区域占整个磊芯片仅有一小部分，因此P-GaN的P-型掺杂的浓度也会等于原先预期的1/3～1/4。

利用金属蒸镀的方式结合金属掀离的方式形成漏极以及源极电极金属，的后再经过700～900℃，历时约30秒的热处理使得漏极以及源极电极金属形成漏极以及源极奥姆接触电极28，如图20B所示。

利用如图20C-1所示的破坏性离子布植或如图20C-2所示的干式蚀刻至高阻值iGaN buffer layer(C-doped)层，来施行元件与元件间的隔离制程。

利用金属蒸镀结合掀离的方式形成栅极电极金属、以及漏极及源极电极的打线区域或连接金属36。当然也可于此步骤同时形成与栅极电极金属层电性连接的栅极打线区域，如第20D图所示的结构。

利用PECVD成长一层绝缘保护介电层40，其材质可以选自于SiOx、SiOxNy或SiNx。最后再对绝缘保护介电层40进行图案化，以显露出打线的区域以及不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管栅极金属上方的区域，形成如第20E图所示的结构。

同样得由于P-GaN倒置梯型结构(栅极)26是一个“倒置梯形结构”，因此如图所示，虚线圈起来的场板区域264会形成一个具有斜边的电容，此电容会形成场板效应(FieldPlate Effect)，其主要功能是利用此电容的电场将栅极下方高密度的电场均匀分散开来，其用处除了增加元件(HEMT)漏极至源极的崩溃电压(Vds)，也可以抑制栅极下方的电子陷阱效应(Electron trapping effect)t进而降低元件(HEMT)在工作时的电流崩塌效应(Current Collapse)。

最后，利用金属蒸镀结合掀离的方式形成左侧区域M1及右侧区域M2不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管栅极Field Plate Metal，栅极场板电极金属62，如第20F图所示的最终结构，其中栅极场板电极金属(Field Plate Metal)62相邻于栅极场板绝缘介电层92。

实施例八:如图21A-1与图21A-2所示，为不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1作为栅极保护元件的选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M串接一个具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管M3而成的混合型加强型AlGaN/GaN高速电子迁移率晶体管。

如图19A-1与图19A-2所示，实施例八的混合型加强型AlGaN/GaN高速电子迁移率晶体管包含有本发明所设计的AlGaN/GaN磊晶结构，其区分为一左侧区域、一中间区域与一右侧区域。左侧区域形成不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1，中间区域形成有一选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2，此选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管包含有一P-GaN倒置梯型栅极结构26，其中2DEG虽形成在iAl(x)GaN/iGaN channel接面的iGaNchannel layer15内，但因为P-GaN倒置梯型栅极结构26的存在，使得iGaN channel layer内的2DEG位于该P-GaN倒置梯型栅极结构26下方处将是呈现空乏状态，即具有无2DEG分布的空乏区域262。右侧区域形成具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管M3。

实施例八的前面的制程步骤与实施例七的第20A图至第20C图相同，在此不重复叙述。

S84:右侧区域形成具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管M3的栅极绝缘介电层72制作:其步骤包含有:利用PECVD沉积一层绝缘介电层，其材质可以为SiOx、SiOxNy或SiNx，厚度为10～100nm，接下来利用光阻(Photo Resist)以曝光显影的方式定义出右侧区域空乏型AlGaN/GaN高速电子迁移率晶体管的栅极绝缘介电层72的区域，最后再使用BOE(Buffered Oxide Etchant)利用湿式蚀刻的方式将该区域以外的绝缘介电层蚀刻掉，只保留栅极绝缘介电层72的区域，的后再将光阻以去光阻液蚀刻掉，形成如第22A图所示的结构。

S85:利用金属蒸镀(一般为Ni/Au)+掀离的方式形成栅极电极金属以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属36，如第22B图所示的结构。此时，同样可一并形成元件运作所需的线路金属部分，例如与栅极电极金属连接的栅极打线区域。但不以本案图示中的上视图作为权利范畴的局限。

S86:利用PECVD成长一层绝缘保护介电层40，其材质可以为SiOx、SiOxNy或SiNx。最后再对绝缘保护介电层40进行图案化，以将打线区域以及左侧区域不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1栅极金属上方的区域蚀刻显露出来，形成如第22C图所示的结构。

S87:最后，利用金属蒸镀结合掀离的方式形成左侧区域不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1的栅极场板电极金属62(Gate Field PlateMetal)，如第22D图所示的最终结构，其中栅极场板电极金属(Field Plate Metal)62相邻于栅极场板绝缘介电层92。

实施例九:如图23A-1与图23A-2所示，为不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管串接一个不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管而成的混合型加强型AlGaN/GaN高速电子迁移率晶体管。

如图23A-1与图23A-2所示，实施例九的混合型加强型AlGaN/GaN高速电子迁移率晶体管包含有本发明所设计的AlGaN/GaN磊晶结构，其区分为一左侧区域、一中间区域与一右侧区域。左侧区域形成不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1，中间区域形成有一蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2，此蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管包含有一P-GaN蚀刻型栅极结构，其中2DEG虽形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15内，但因为P-GaN蚀刻型栅极结构的存在，使得iGaN channel layer内的2DEG位于该P-GaN蚀刻型栅极结构下方处将是呈现空乏状态，即具有无2DEG分布的空乏区域262。右侧区域形成不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M3。

实施例九的制程步骤，首先，如第24A图所示，提供一本发明的Ga-face AlGaN/GaN磊晶结构，并将左侧区域设定为制作不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管，将中间区域设定为制作蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管，将右边区域设定为是制作不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管。步骤S91:蚀刻型P型氮化镓栅极的制作。此步骤首先，如第24A图所示，先利用MOCVD于本发明的Ga-face AlGaN/GaN磊晶结构上成长一层P型氮化镓，接下来利用光阻22(Photo Resist)以曝光显影的方式定义出P型氮化镓闸的区域，最后再干式蚀刻的方式将该区域以外的P型氮化镓蚀刻掉至本发明的Ga-face AlGaN/GaN磊晶结构的AlGaN阻障层(Blocking Layer)，的后再将光阻22以去光阻液蚀刻掉。如此一来便完成蚀刻型P型氮化镓栅极的制作。

步骤S92:利用金属蒸镀的方式结合金属掀离的方式形成漏极以及源极电极金属，的后再经过700～900℃，历时约30秒的热处理使得漏极以及源极电极金属形成漏极以及源极奥姆接触电极28，如图24B所示。

步骤S93:利用如图24C-1所示的破坏性离子布植或如图24C-2所示的干式蚀刻至高阻值iGaN buffer layer(C-doped)层，来施行元件与元件间的隔离制程。

步骤S94:利用金属蒸镀结合掀离的方式形成栅极电极金属、以及漏极及源极电极的打线区域或连接金属36。当然也可于此步骤同时形成与栅极电极金属层电性连接的栅极打线区域，如第24D图所示的结构。

利用PECVD成长一层绝缘保护介电层40，其材质可以选自于SiOx、SiOxNy或SiNx。最后再对绝缘保护介电层40进行图案化，以显露出打线的区域以及不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管栅极金属上方的区域，形成如第24E图所示的结构。

步骤S95:最后，利用金属蒸镀结合掀离的方式形成不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1的栅极场板电极金属(Gate Field Plate Metal)62，如第24F图所示的最终结构，其中栅极场板电极金属(Field Plate Metal)62相邻于栅极场板绝缘介电层92。

实施例十:如图25A-1与图25A-2所示，为不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2串接一个具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管M3而成的混合型加强型AlGaN/GaN高速电子迁移率晶体管。

如图25A-1与图25A-2所示，实施例九的混合型加强型AlGaN/GaN高速电子迁移率晶体管包含有本发明所设计的AlGaN/GaN磊晶结构，其区分为一左侧区域、一中间区域与一右侧区域。左侧区域形成不具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管M1，中间区域形成有一蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2，此蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管包含有一P-GaN蚀刻型栅极结构，其中2DEG虽形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15内，但因为P-GaN蚀刻型栅极结构的存在，使得iGaN channel layer内的2DEG位于该P-GaN蚀刻型栅极结构下方处将是呈现空乏状态。右侧区域形成具有栅极绝缘介电层72的空乏型AlGaN/GaN高速电子迁移率晶体管M3。

实施例十的前面的制程步骤与实施例九的第24A图至第24C图相同，在此不重复叙述。

S104:右侧区域形成具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M3的栅极绝缘介电层制作:其步骤包含有:利用PECVD沉积一层绝缘介电层，其材质可以为SiOx、SiOxNy或SiNx，厚度为10～100nm，接下来利用光阻(Photo Resist)以曝光显影的方式定义出右侧区域空乏型AlGaN/GaN高速电子迁移率晶体管M3的栅极绝缘介电层72的区域，最后再使用BOE(Buffered Oxide Etchant)利用湿式蚀刻的方式将该区域以外的绝缘介电层蚀刻掉，只保留栅极绝缘介电层72的区域，的后再将光阻以去光阻液蚀刻掉，形成如第26A图所示的结构。

S105:利用金属蒸镀(一般为Ni/Au)+掀离的方式形成栅极电极金属以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属36，如第26B图所示的结构。此时，同样可一并形成元件运作所需的线路金属部分，例如与栅极电极金属连接的栅极打线区域。但不以本案图示中的上视图作为权利范畴的局限。

S106:利用PECVD成长一层绝缘保护介电层40，其材质可以为SiOx、SiOxNy或SiNx。最后再对绝缘保护介电层40进行图案化，以将打线区域以及左侧区域不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1栅极金属上方的区域蚀刻显露出来，形成如第26C图所示的结构。

S107:最后，利用金属蒸镀结合掀离的方式形成左侧区域不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1栅极Field Plate Metal，栅极场板电极金属62，如第26D图所示的最终结构，其中栅极场板电极金属(Field Plate Metal)62相邻于栅极场板绝缘介电层92。

实施例十一:如图27A-1与图27A-2所示，为不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管串接一个不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管而成的混合型加强型AlGaN/GaN高速电子迁移率晶体管。

如图27A-1与图27A-2所示，实施例十一的混合型加强型AlGaN/GaN高速电子迁移率晶体管包含有本发明所设计的AlGaN/GaN磊晶结构，其区分为一左侧区域、一中间区域与一右侧区域。左侧区域形成不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1，中间区域形成有一选择性成长区域P型氮化镓栅极及自对准接触栅极金属P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2，此选择性成长区域P型氮化镓栅极及自对准接触栅极金属P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管包含有一P-GaN倒置梯型栅极结构26，其中2DEG虽形成在iAl(x)GaN/iGaN channel接面的iGaN channellayer15内，但因为P-GaN倒置梯型栅极结构26的存在，使得iGaN channel layer内的2DEG位于该P-GaN倒置梯型栅极结构26下方处将是呈现空乏状态，即具有无2DEG分布的空乏区域262。右侧区域形成不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M3。

实施例十一的制程步骤，首先，如第28A图所示，提供一本发明的Ga-face AlGaN/GaN磊晶结构，并将左侧区域设定为制作不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1，将中间区域设定为制作选择性成长区域P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管M2，将右边区域设定为是制作不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M3。此实施例的晶体管M2主要特征在于包含有该AlGaN/GaN磊晶结构，磊晶结构的i-Al(x)GaN层上形成有一P-GaN倒置梯型栅极结构26、一第一源极金属层28与一第一漏极金属层30，2DEG虽形成在iAl(x)GaN/iGaNchannel接面的iGaN channel layer内，但因为P-GaN倒置梯型栅极结构26的存在，使得iGaN channel layer内的2DEG位于P-GaN倒置梯型栅极结构26下方处将是呈现空乏状态。磊晶结构的i-Al(x)GaN层内形成有一第一源极离子布植区101与一第一漏极离子布植区102，且第一源极离子布植区101是位于第一源极金属层28下方，第一漏极离子布植区102是位于第一漏极金属层30下方。P-GaN倒置梯型栅极结构26上设置有一第一栅极金属层103。

由于漏极及源极电极需要经过700℃～900℃的热处理才会与iAl(x)GaN形成殴姆接触电极，一般的HEMT制作流程当中，栅极金属是在漏极及源极电极热处理后再进行制作，因此栅极金属不会因为此高温热处理而破坏栅极金属与iAl(x)GaN所形成的萧特基接触接面。但选择性成长区域P型氮化镓栅极及自对准接触栅极金属却是在漏极及源极电极完成先制作好栅极金属电极，因此为了避免栅极受到热处理而破坏其与iAl(x)GaN所形成的萧特基接触接面的特性，因此利用多重离子布植将漏极及源极电极下方植入N-type Sidopant，如此一来漏极及源极电极不需要经过700℃～900℃的热处理就会与iAl(x)GaN形成殴姆接触电极。

步骤S111:如图28A-1所示，利用多重离子布植将漏极及源极电极下方植入N-typeSi dopant并施行活化热处理，以形成第一源极离子布植区101与一第一漏极离子布植区102。因为此为浅层离子布植，由于离子布植植入iAl(x)GaN的后会浓度会随着深度而形成高斯分布，但我们希望“高斯分布”浓度最高的地方离iAl(x)GaN表面越近越好，如第19A图所示，首先利用PECVD沉积一层SiO2 mask105做为一个缓冲层使得在离子布植时“高斯分布”浓度最高的地方可以贴近iAl(x)GaN表面。接着就是利用黄光曝光显影的方式形成一图案化光阻层104，以定义出漏极及源极电极下方离子布植区域，的后再用多重离子布植将漏极及源极电极下方植入N-type Si dopant，的后再移除图案化光阻层104及SiO2 mask105。

随后进行大于600℃的热处理，以将N-type Si Dopant(掺杂)活化，形成第一源极离子布植区101与一第一漏极离子布植区102。此热处理的步骤可以在步骤71后进行，也就是说在离子布植后去除图案化光阻层104及SiO2mask105后进行大于600℃热处理活化。或者是在后续使用MOCVD进行选择性成长区域P型氮化镓栅极时，利用成长过的高温同步进行热处理活化。

步骤S112:如图28A-2所示，定义选择性成长区域P型氮化镓栅极及自对准接触栅极金属区域。利用PECVD沉积一层二氧化硅罩幕层20，其厚度大于2500nm，接下来利用光阻(Photo Resist)曝光显影的方式定义出Gate选择性成长的区域，最后再使用BOE以湿式蚀刻的方式将该区域的二氧化硅罩幕层蚀刻掉使得表面的磊晶裸露出来，的后再将光阻以去光阻液蚀刻掉。由于湿式蚀刻为等向性蚀刻，因此除了会向下蚀刻的外也会同时侧向蚀刻，也因此二氧化硅罩幕层会形成一个“倒置梯形结构”的开口槽24。

步骤S113:如图28B-1所示选择性成长区域P型氮化镓栅极及自对准接触栅极金属制作。将磊芯片放回MOCVD进行P-GaN选择性成长区域，也就是表面的磊晶裸露出来的地方才能够成长P-GaN。由于P-GaN在MOCVD内也是属于等向性成长，因此除了会向上成长的外也会同时侧向成长，也因此P-GaN会形成一个“倒置梯形结构”，作为P-GaN倒置梯型栅极结构26。的后再以金属镀膜的方式，在芯片上进行栅极电极金属镀膜。最后再使用BOE利用湿式蚀刻(Wet Etching)的方式二氧化硅罩幕层蚀刻掉并且掀离栅极电极金属区域以外的金属，形成位于P-GaN倒置梯型栅极结构26上的自对准栅极金属102，如图28B-1所示的结构。

步骤S114:利用金属蒸镀结合掀离的方式形成漏极以及源极电极金属28、30，如图28B-2所示。

步骤S115:元件隔离制程。如图28C-1与图28C-2所示，利用多重能量破坏性离子布植或干式蚀刻至高阻值iGaN buffer layer(C-doped)层，使得元件与元件隔离。

步骤S116:进行金属线路布局制程。利用金属蒸镀结合掀离的方式形成金属层36，以作为栅极以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属，如图28D-1与图28D-2所示。

步骤S117:图案化介电层。利用PECVD成长一层绝缘保护介电层。最后再以BOE以湿式蚀刻(Wet Etching)的方式将介电层进行图案化，形成一图案化介电层40，以显露出部分金属层36，如图28E-1与图28E-2所示。举例来说将Bonding Pad Region蚀刻出来成为的后打线的区域42、43。

由于P-GaN倒置梯型结构(栅极)26是一个“倒置梯形结构”，因此如第27A-1与图27A-2所示所示，虚线圈起来的场板区域264会会形成一个具有斜边的电容，此电容会形成场板效应(Field Plate Effect)，其主要功能是利用此电容的电场将栅极下方高密度的电场均匀分散开来，其用处除了增加元件(HEMT)漏极至源极的崩溃电压(Vds)，也可以抑制栅极下方的Electron trapping effect进而降低元件(HEMT)在工作时的电流崩塌效应(Current Collapse)。

步骤S118:如图28F-1与图28F-2所示，栅极场板电极金属制作。利用金属蒸镀结合掀离的方式形成D-Mode HEMT Field Plate Metal，栅极场板电极金属62，其中栅极场板电极金属(Field Plate Metal)62相邻于栅极场板绝缘介电层92。如图28G所示的最终结构的上视图，晶体管M1的源极S连接晶体管M2的栅极G，晶体管M2的源极S连接晶体管M3的栅极G。

实施例十二:如图29A-1与第29-2图所示，为不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管串接一个具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管而成的混合型加强型AlGaN/GaN高速电子迁移率晶体管。

如图29A-1与第29-2图所示，实施例十二的混合型加强型AlGaN/GaN高速电子迁移率晶体管包含有本发明所设计的AlGaN/GaN磊晶结构，其区分为一左侧区域、一中间区域与一右侧区域。左侧区域形成不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1，中间区域形成有一选择性成长区域P型氮化镓栅极及自对准接触栅极金属P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2，此选择性成长区域P型氮化镓栅极及自对准接触栅极金属P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管包含有一P-GaN倒置梯型栅极结构26，其中2DEG虽形成在iAl(x)GaN/iGaN channel接面的iGaN channellayer15内，但因为P-GaN倒置梯型栅极结构26的存在，使得iGaN channel layer内的2DEG位于该P-GaN倒置梯型栅极结构26下方处将是呈现空乏状态，即具有无2DEG分布的空乏区域262。右侧区域形成具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M3。

实施例十二的前面的制程步骤与实施例十一的第28A图至第28C图相同，在此不重复叙述。

S124:右侧区域形成具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M3的栅极绝缘介电层制作:其步骤包含有:利用PECVD沉积一层绝缘介电层，其材质可以为SiOx、SiOxNy或SiNx，厚度为10～100nm，接下来利用光阻(Photo Resist)以曝光显影的方式定义出右侧区域空乏型AlGaN/GaN高速电子迁移率晶体管栅极绝缘介电层的区域，最后再使用BOE(Buffered Oxide Etchant)利用湿式蚀刻的方式将该区域以外的绝缘介电层蚀刻掉，只保留栅极绝缘介电层72的区域，的后再将光阻以去光阻液蚀刻掉，形成如第30A图所示的结构。

S125:利用金属蒸镀(一般为Ni/Au)+掀离的方式形成栅极电极金属以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属36，如第30B图所示的结构。此时，同样可一并形成元件运作所需的线路金属部分，例如与栅极电极金属连接的栅极打线区域。但不以本案图示中的上视图作为权利范畴的局限。

S126:利用PECVD成长一层绝缘保护介电层40，其材质可以为SiOx、SiOxNy或SiNx。最后再对绝缘保护介电层40进行图案化，以将打线区域以及左侧区域不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1栅极金属上方的区域蚀刻显露出来，形成如第30C图所示的结构。

S127:最后，利用金属蒸镀结合掀离的方式形成左侧区域不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1栅极Field Plate Metal，栅极场板电极金属62，如第30D图所示的最终结构，其中栅极场板电极金属(Field Plate Metal)62相邻于栅极场板绝缘介电层92。

如图18-C及18-D图所示，为具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管的源极连接至P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管的栅极的串接一个(1)不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管，(2)具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管等效电路示意图，其中不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管(M1)的源极与其栅极是藉由制程的方式而使得其电性相连接的，也就是栅极与其源极是短路的(Vgs＝0V)，而这Vgs＝0V的空乏型AlGaN/GaN高速电子迁移率晶体管(M1)的作为P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管(M2)的栅极保护元件，至于M2的漏极与M3的源极是电性相连接的，其中M3为(1)或(2)空乏型AlGaN/GaN高速电子迁移率晶体管。另外M3的栅极与M2的源极是电性相连接的。

实施例十三:如图31A-1与图31A-2所示，为具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管串接一个不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管而成的混合型加强型AlGaN/GaN高速电子迁移率晶体管。

如图31A-1与图31A-2所示，实施例十三的混合型加强型AlGaN/GaN高速电子迁移率晶体管包含有本发明所设计的AlGaN/GaN磊晶结构，其区分为一左侧区域、一中间区域与一右侧区域。左侧区域形成具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1，中间区域形成有一选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2，此选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管包含有一P-GaN倒置梯型栅极结构26，其中2DEG虽形成在iAl(x)GaN/iGaN channel接面的iGaNchannel layer15内，但因为P-GaN倒置梯型栅极结构26的存在，使得iGaN channel layer内的2DEG位于该P-GaN倒置梯型栅极结构26下方处将是呈现空乏状态，即具有无2DEG分布的空乏区域262。右侧区域形成不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M3。

实施例十三制程步骤细节如第20A图～第20F图与上述实施例7相同，为独不一样的地方在于步骤流程第20C图与第20D图之间多加了一步左侧区域具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1的栅极绝缘介电层的制作。

实施例十四:如图33A-1与图33A-2所示，为具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管串接一个具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管而成的混合型加强型AlGaN/GaN高速电子迁移率晶体管。

如图33A-1与图33A-2所示，实施例十四的混合型加强型AlGaN/GaN高速电子迁移率晶体管包含有本发明所设计的AlGaN/GaN磊晶结构，其区分为一左侧区域、一中间区域与一右侧区域。左侧区域形成具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1，中间区域形成有一选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2，此选择性成长区域P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管包含有一P-GaN倒置梯型栅极结构26，其中2DEG虽形成在iAl(x)GaN/iGaN channel接面的iGaNchannel layer15内，但因为P-GaN倒置梯型栅极结构26的存在，使得iGaN channel layer内的2DEG位于该P-GaN倒置梯型栅极结构26下方处将是呈现空乏状态，即具有无2DEG分布的空乏区域262。右侧区域形成具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M3。

实施例十四制程步骤细节如第20A图～第20F图与上述实施例7相同，为独不一样的地方在于步骤流程第20C图与第20D图之间多加了一步左侧区域具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1的栅极绝缘介电层的制作及右侧区域具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M3的栅极绝缘介电层的制作。

实施例十五:如图35A-1与图35A-2所示，为具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管串接一个不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管而成的混合型加强型AlGaN/GaN高速电子迁移率晶体管。

如图35A-1与图35A-2所示，实施例十五的混合型加强型AlGaN/GaN高速电子迁移率晶体管包含有本发明所设计的AlGaN/GaN磊晶结构，其区分为一左侧区域、一中间区域与一右侧区域。左侧区域形成具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1，中间区域形成有一蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2，此蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管包含有一P-GaN蚀刻型栅极结构，其中2DEG虽形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15内，但因为P-GaN蚀刻型栅极结构的存在，使得iGaN channel layer内的2DEG位于该P-GaN蚀刻型栅极结构下方处将是呈现空乏状态，即具有无2DEG分布的空乏区域262。右侧区域形成不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M3。

实施例十五制程步骤细节如第24A图～第24F图与上述实施例9相同，为独不一样的地方在于步骤流程第24C图与第24D图之间多加了一步左侧区域具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1的栅极绝缘介电层的制作。

实施例十六:如图37A-1与图37A-2所示，为具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管串接一个具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管而成的混合型加强型AlGaN/GaN高速电子迁移率晶体管。

如图37A-1与图37A-2所示，实施例十六的混合型加强型AlGaN/GaN高速电子迁移率晶体管包含有本发明所设计的AlGaN/GaN磊晶结构，其区分为一左侧区域、一中间区域与一右侧区域。左侧区域形成具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1，中间区域形成有一蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2，此蚀刻型P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管包含有一P-GaN蚀刻型栅极结构，其中2DEG虽形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15内，但因为P-GaN蚀刻型栅极结构的存在，使得iGaN channel layer内的2DEG位于该P-GaN蚀刻型栅极结构下方处将是呈现空乏状态，即具有无2DEG分布的空乏区域262。右侧区域形成具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M3。

实施例十六制程步骤细节如第24A图～第24F图与上述实施例9相同，为独不一样的地方在于步骤流程第24C图与第24D图之间多加了一步左侧区域具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1的栅极绝缘介电层的制作及右侧区域具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M3的栅极绝缘介电层的制作。

实施例十七:如图39A-1与图39A-2所示，为具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管串接一个不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管而成的混合型加强型AlGaN/GaN高速电子迁移率晶体管。

如图39A-1与图39A-2所示，实施例十七的混合型加强型AlGaN/GaN高速电子迁移率晶体管包含有本发明所设计的AlGaN/GaN磊晶结构，其区分为一左侧区域、一中间区域与一右侧区域。左侧区域形成具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1，中间区域形成有一选择性成长区域P型氮化镓栅极及自对准接触栅极金属P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2，此选择性成长区域P型氮化镓栅极及自对准接触栅极金属P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管包含有一P-GaN倒置梯型栅极结构26，其中2DEG虽形成在iAl(x)GaN/iGaN channel接面的iGaN channellayer15内，但因为P-GaN倒置梯型栅极结构26的存在，使得iGaN channel layer内的2DEG位于该P-GaN倒置梯型栅极结构26下方处将是呈现空乏状态，即具有无2DEG分布的空乏区域262。右侧区域形成不具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M3。

实施例十七制程步骤细节如第28A图～第28F图与上述实施例9相同，为独不一样的地方在于步骤流程第28C图与第28D图之间多加了一步左侧区域具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1的栅极绝缘介电层的制作。

实施例十八:如图41A-1与图41A-2所示，为具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管作为栅极保护元件的选择性成长区域P型氮化镓栅极及自对准接触栅极金属加强型AlGaN/GaN高速电子迁移率晶体管串接一个具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管而成的混合型加强型AlGaN/GaN高速电子迁移率晶体管。

如图41A-1与图41A-2所示，实施例十八的混合型加强型AlGaN/GaN高速电子迁移率晶体管包含有本发明所设计的AlGaN/GaN磊晶结构，其区分为一左侧区域、一中间区域与一右侧区域。左侧区域形成具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1，中间区域形成有一选择性成长区域P型氮化镓栅极26及自对准接触栅极金属P型氮化镓栅极的加强型AlGaN/GaN高速电子迁移率晶体管M2，此选择性成长区域P型氮化镓栅极及自对准接触栅极金属P型氮化镓栅极加强型AlGaN/GaN高速电子迁移率晶体管M2包含有一P-GaN倒置梯型栅极结构26，其中2DEG虽形成在iAl(x)GaN/iGaN channel接面的iGaNchannel layer15内，但因为P-GaN倒置梯型栅极结构26的存在，使得iGaN channel layer内的2DEG152位于该P-GaN倒置梯型栅极结构26下方处将是呈现空乏状态，即具有无2DEG分布的空乏区域262。右侧区域形成具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M3。

实施例十八制程步骤细节如图28A-1～图28F-2与上述实施例9相同，为独不一样的地方在于步骤流程图28C-1、图28C-2、图28D-1与图28D-2之间多加了一步左侧区域具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M1的栅极绝缘介电层的制作及右侧区域具有栅极绝缘介电层的空乏型AlGaN/GaN高速电子迁移率晶体管M3的栅极绝缘介电层的制作。

上文仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围，凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求范围内。