延迟线、延迟锁定环电路和使用它们的半导体装置

摘要

延迟锁定环电路包括具有不同特性的第一延迟锁定环和第二延迟锁定环。第一延迟锁定环对参考时钟信号执行延迟锁定操作，以生成延迟锁定时钟信号。第二延迟锁定环对延迟锁定时钟信号执行延迟锁定操作以生成内部时钟信号。

说明书

相关申请的交叉引用

本申请要求于2019年9月6日在韩国知识产权局提交的韩国专利申请10-2019-0110563和10-2019-0110569的优先权，其全部内容通过引用合并于此。

技术领域

各个实施例总体上涉及集成电路技术，并且更具体而言，涉及延迟线、延迟锁定环电路以及使用该延迟线和延迟锁定环的半导体装置。

背景技术

电子设备包括许多电子元件，并且计算机系统可以包括许多半导体装置，每个半导体装置由半导体构成。构成计算机系统的半导体装置可以通过发送和接收时钟信号和数据来彼此通信。半导体装置可以与时钟信号同步地操作。半导体装置可以向外部装置(即，另一半导体装置)发送和/或从外部装置接收系统时钟信号，并且可以与系统时钟同步地向外部装置发送和/或从外部装置接收数据。半导体装置可以包括时钟缓冲器和/或接收器，以接收系统时钟信号，并且可以将接收到的系统时钟信号传送到与数据输入/输出操作有关的内部电路以及与时钟信号同步地操作的内部电路。因此，由于在半导体装置内发生延迟时间，所以在系统时钟信号和内部电路接收的时钟信号之间可能会发生相位差。因此，半导体装置包括延迟锁定环电路以补偿上述相位差。通常，延迟锁定环电路的示例是利用数控延迟线的数字延迟锁定环和利用压控延迟线的模拟延迟锁定环。

发明内容

根据实施例，延迟锁定环电路可以包括第一延迟锁定环和第二延迟锁定环。第一延迟锁定环可以基于参考时钟信号和内部时钟信号对参考时钟信号执行延迟锁定操作，以生成延迟锁定时钟信号。第二延迟锁定环可以基于延迟锁定时钟信号和内部时钟信号对延迟锁定时钟信号执行延迟锁定操作，以生成内部时钟信号。

根据实施例，一种半导体装置可以包括时钟接收器、分频电路、第一延迟锁定环、第二延迟锁定环和时钟生成电路。时钟接收器可以缓冲外部时钟信号以输出经缓冲的时钟信号。分频电路可以对经缓冲的时钟信号进行分频以生成参考时钟信号，并基于频率信息信号选择性地输出经缓冲的时钟信号。第一延迟锁定环可以基于参考时钟信号和基于在第一输出时钟信号和第二输出时钟信号之间的频率信息信号所选择的一个信号来执行延迟锁定操作，以从参考时钟信号生成第一延迟锁定时钟信号以及从经缓冲的时钟信号生成第二延迟锁定时钟信号。第二延迟锁定环可以基于第一延迟锁定时钟信号和第一输出时钟信号对第一延迟锁定时钟信号执行延迟锁定操作，以生成第一输出时钟信号。时钟生成电路可以基于第二延迟锁定时钟信号生成第二输出时钟信号。

根据实施例，延迟锁定环电路可以包括压控延迟线、校准电路、相位检测器和电荷泵。压控延迟线可以基于延迟控制电压来延迟参考时钟信号，以生成内部时钟信号和反馈时钟信号。校准电路可以基于内部时钟信号和反馈时钟信号来延迟内部时钟信号和反馈时钟信号，以生成延迟的参考时钟信号和延迟的反馈时钟信号。相位检测器被配置为比较延迟的参考时钟信号和延迟的反馈时钟信号之间的相位以生成相位检测信号。电荷泵可以基于相位检测信号来生成延迟控制电压。

根据实施例，延迟线可以包括第一延迟单元和第二延迟单元。所述第一延迟单元可以被配置为将输入信号反相，以生成第一输出信号。第二延迟单元可以被配置为将第一输出信号反相，以生成第二输出信号。可以基于延迟控制电压和第二输出信号来调节第一延迟单元用来下拉第一输出信号的下拉驱动力。

根据实施例，延迟线可以包括第一延迟单元和第二延迟单元。所述第一延迟单元可以被配置为将输入信号反相，以生成第一输出信号。第二延迟单元可以被配置为将第一输出信号反相，以生成第二输出信号。可以基于延迟控制电压和第二输出信号来调节第一延迟单元用来上拉第一输出信号的上拉驱动力。

根据实施例，延迟线可以包括第一延迟单元和第二延迟单元。所述第一延迟单元可以被配置为将输入信号反相，以生成第一输出信号。第二延迟单元可以被配置为将第一输出信号反相，以生成第二输出信号。可以基于上拉延迟控制电压和第二输出信号来调节第一延迟单元用来上拉第一输出信号的上拉驱动力。可以基于下拉延迟控制电压和第二输出信号来调节第一延迟单元用来下拉第一输出信号的下拉驱动力。

附图说明

图1是示出根据实施例的半导体装置的配置的图；

图2是示出根据实施例的延迟锁定环电路的配置的图；

图3是示意性地示出图2中示出的第二相位检测器和电荷泵的配置的图；

图4是示出根据实施例的模拟延迟锁定环的配置的图；

图5是示出图4中示出的时序偏移检测器的配置的图；

图6是示出图4中所示的延迟调节器的配置的图；

图7是示出根据实施例的校准电路和模拟延迟锁定环的操作的时序图；

图8A是示出根据实施例的延迟线的配置的图；

图8B是示出图8A所示的延迟线的操作的时序图；

图9A是示出根据实施例的延迟线的配置的图；

图9B是示出图9A中所示的延迟线的操作的时序图；

图10A、10B和10C是示出根据实施例的延迟线的配置的图；以及

图11是示出根据实施例的半导体装置的配置的图。

具体实施方式

图1是示出根据实施例的半导体装置100的配置的图。参照图1，半导体装置100可以接收时钟信号CLK以生成多个内部时钟信号。时钟信号CLK可以是从耦接至半导体装置100的外部装置提供的外部时钟信号。在一个实施例中，时钟信号CLK可以是从诸如振荡器的时钟生成器生成的周期性信号。半导体装置100可以对时钟信号CLK执行延迟锁定操作以生成多个内部时钟信号。半导体装置100可以包括延迟锁定环电路，该延迟锁定环电路包括具有彼此不同的特性的至少两个延迟锁定环。延迟锁定环电路可以通过两个延迟锁定环之间的至少一个对时钟信号CLK执行延迟锁定操作。所述两个延迟锁定环可以包括数字延迟锁定环和模拟延迟锁定环。

半导体装置100可以包括时钟接收器110和延迟锁定环电路120。时钟接收器110可以接收时钟信号CLK。时钟接收器110可以接收时钟信号CLK以输出经缓冲的时钟信号CLKR。时钟信号CLK可以与互补信号CLKB一起作为差分信号被发送。时钟信号CLK可以作为单端信号发送。当时钟信号CLK作为差分信号被发送时，时钟接收器110可以差分地放大时钟信号CLK和互补信号CLKB，以输出经缓冲的时钟信号CLKR。当时钟信号CLK作为单端信号被发送时，时钟接收器110可以差分地放大时钟信号CLK和参考电压VREF，以输出经缓冲的时钟信号CLKR。参考电压VREF可以具有与时钟信号CLK的振幅的中值(middle)相对应的电压电平。

延迟锁定环电路120可以接收参考时钟信号并且可以对参考时钟信号执行延迟锁定操作。从时钟接收器110生成的经缓冲的时钟信号CLKR可以提供作为参考时钟信号。半导体装置100可以进一步包括分频电路130。分频电路130可以接收经缓冲的时钟信号CLKR，并且可以对经缓冲的时钟信号CLKR的频率进行分频，以提供经分频的时钟信号作为参考时钟信号。当半导体装置100以相对低的频率操作时，延迟锁定环电路120可以接收经缓冲的时钟信号CLKR作为参考时钟信号以执行延迟锁定操作。当半导体装置100以相对高的频率操作时，延迟锁定环电路120可以接收由分频电路130分频的时钟信号作为参考时钟信号以执行延迟锁定操作。分频电路130可以对经缓冲的时钟信号CLKR进行分频以生成第一经分频的时钟信号ICLK、第二经分频的时钟信号QCLK、第三经分频的时钟信号IBCLK和第四经分频的时钟信号QBCLK。

第一至第四经分频的时钟信号ICLK、QCLK、IBCLK和QBCLK可以具有比经缓冲的时钟信号CLKR更低的频率或更长的周期。第一经分频的时钟信号ICLK可以具有与经缓冲的时钟信号CLKR相同的相位，并且可以具有相对于第二经分频的时钟信号QCLK超前90度的相位。第二经分频的时钟信号QCLK可以具有相对于第三经分频的时钟信号IBCLK超前90度的相位。第三经分频的时钟信号IBCLK可以具有相对于第四经分频的时钟信号QBCLK超前90度的相位。第四经分频的时钟信号QBCLK可以具有相对于第一经分频的时钟信号ICLK超前90度的相位。延迟锁定环电路120可以接收第一经分频的时钟信号ICLK作为参考时钟信号，并且可以对第一经分频的时钟信号ICLK执行延迟锁定操作。在一个实施例中，延迟锁定环电路120可以接收第二经分频的时钟信号QCLK作为参考时钟信号，并且可以对第二经分频的时钟信号QCLK执行延迟锁定操作。

延迟锁定环电路120可以包括第一延迟锁定环121和第二延迟锁定环122。第一延迟锁定环121可以是数字延迟锁定环。第二延迟锁定环122可以是模拟延迟锁定环。第一延迟锁定环121可以接收参考时钟信号和内部参考时钟信号。第一延迟锁定环121可以基于参考时钟信号和内部参考时钟信号对参考时钟信号执行延迟锁定操作，以生成延迟锁定时钟信号CLKDLL。第二延迟锁定环122可以接收延迟锁定时钟信号CLKDLL和内部参考时钟信号。第二延迟锁定环122可以接收延迟锁定时钟信号CLKDLL和内部参考时钟信号，并且可以对延迟锁定时钟信号CLKDLL执行延迟锁定操作以生成内部参考时钟信号。

为了补偿建模的延迟时间，第一延迟锁定环121可以延迟参考时钟信号以生成延迟锁定时钟信号CLKDLL。第二延迟锁定环122可以调节延迟锁定时钟信号CLKDLL的相位，并且可以从延迟锁定时钟信号CLKDLL生成彼此具有不同相位的多个内部时钟信号。多个内部时钟信号可以包括第一内部时钟信号ICLKD、第二内部时钟信号QCLKD、第三内部时钟信号IBCLKD和第四内部时钟信号QBCLKD。可以提供第一内部时钟信号ICLKD作为内部参考时钟信号。第一内部时钟信号ICLKD可以具有相对于第二内部时钟信号QCLKD超前90度的相位。第二内部时钟信号QCLKD可以具有相对于第三内部时钟信号IBCLKD超前90度的相位。第三内部时钟信号IBCLKD可以具有相对于第四内部时钟信号QBCLKD超前90度的相位。第四内部时钟信号QBCLKD可以具有相对于第一内部时钟信号ICLKD超前90度的相位。第一至第四内部时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD可以被提供给内部电路，该内部电路与半导体装置100中包括的各种内部电路之间的时钟信号同步地操作。在下文中，除非另有明确说明，否则术语“内部参考时钟信号”和“内部时钟信号”可以指示相同的时钟信号。

通常，数字延迟锁定环可以能够执行快速延迟锁定操作，并且可以对具有比模拟延迟锁定环更宽频带的时钟信号执行延迟锁定操作。然而，具有一条延迟线的延迟锁定环可能难以对具有特定频率或更高频率的时钟信号执行延迟锁定操作。双延迟锁定环被设计为具有两条延迟线以解决该困难。然而，由于两条延迟线之间的过程差异(processvariation)，在由双延迟锁定环生成的多个内部时钟信号的相位上可能容易出现偏移(skew)。因此，根据一个实施例，半导体装置100采用具有数字延迟锁定环和模拟延迟锁定环两者的延迟锁定环电路120，这使得可以对具有高频的时钟信号执行延迟锁定操作并生成具有精确相位差的多个内部时钟信号。

图2是示出根据实施例的延迟锁定环电路200的配置的图。延迟锁定环电路200可以被应用为图1所示的延迟锁定环电路120。参照图2，延迟锁定环电路200可以包括第一延迟锁定环210和第二延迟锁定环220。第一延迟锁定环210可以是数字延迟锁定环。第二延迟锁定环220可以是模拟延迟锁定环。第一延迟锁定环210可以接收参考时钟信号REFCLK和内部时钟信号ICLKD。第一延迟锁定环210可以基于参考时钟信号REFCLK和内部时钟信号ICLKD对参考时钟信号REFCLK执行延迟锁定操作，以生成延迟锁定时钟信号CLKDLL。第二延迟锁定环220可以接收延迟锁定时钟信号CLKDLL。第二延迟锁定环220可以对延迟锁定时钟信号CLKDLL执行延迟锁定操作，以生成第一至第四内部时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD。可以提供第一至第四内部时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD中的任何一个作为内部参考时钟信号。例如，第一内部时钟信号ICLKD可以被用作内部参考时钟信号。

第一延迟锁定环210可以包括第一延迟线211、复制器212、第一相位检测器213和延迟控制器214。第一延迟线211可以接收参考时钟信号REFCLK和延迟控制信号DC。第一延迟线211可以基于延迟控制信号DC来延迟参考时钟信号REFCLK，以生成延迟锁定时钟信号CLKDLL。第一延迟线211可以是数控(数字控制)延迟线。可以基于延迟控制信号DC来设置第一延迟线211的延迟量。第一延迟线211可以将参考时钟信号REFCLK延迟由延迟控制信号DC设置的延迟量，以生成延迟锁定时钟信号CLKDLL。

复制器212可以接收内部时钟信号ICLKD作为内部参考时钟信号。复制器212可以延迟内部时钟信号ICLKD以生成第一反馈时钟信号FBCLK1。可以通过对传输路径建模来设计复制器212，时钟信号CLK通过该传输路径在图1所示的半导体装置100内传输。因此，复制器212可以具有与由于传输路径而发生的延迟时间相对应的延迟量，时钟信号CLK将通过该传输路径得以传输。复制器212可以将内部参考时钟信号延迟建模的延迟时间的量，以生成第一反馈时钟信号FBCLK1。

第一相位检测器213可以接收参考时钟信号REFCLK和第一反馈时钟信号FBCLK1。第一相位检测器213可以比较参考时钟信号REFCLK和第一反馈时钟信号FBCLK1之间的相位，以生成第一相位检测信号PD1。第一相位检测器213可以根据参考时钟信号REFCLK相对于第一反馈时钟信号FBCLK1具有超前相位、还是滞后相位来改变第一相位检测信号PD1的逻辑电平。例如，当参考时钟信号REFCLK具有相对于第一反馈时钟信号FBCLK1的超前相位时，第一相位检测器213可以生成具有逻辑高电平的第一相位检测信号PD1。例如，当参考时钟信号REFCLK具有相对于第一反馈时钟信号FBCLK1的滞后相位时，第一相位检测器213可以生成具有逻辑低电平的第一相位检测信号PD1。

延迟控制器214可以接收第一相位检测信号PDl，以生成延迟控制信号DC。延迟控制信号DC可以是具有多个位的数码(digital code，数字码)信号。延迟控制器214可以基于第一相位检测信号PD1来改变延迟控制信号DC的码值。第一延迟线211的延迟量可以根据延迟控制信号DC的码值而增加或减少。第一延迟锁定环210可以通过改变延迟控制信号DC的码值来执行延迟锁定操作，直到参考时钟信号REFCLK和第一反馈时钟信号FBCLK1具有相同的相位为止。当参考时钟信号REFCLK和第一反馈时钟信号FBCLK1具有相同的相位时，可以通过固定和/或保持延迟控制信号DC的码值来锁定第一延迟锁定环210。在实施例中，当第一反馈时钟信号FBCLK1具有与参考时钟信号REFCLK相同的相位时，第一延迟锁定环210可以通过对参考时钟信号REFCLK执行延迟锁定操作以设置参考时钟信号REFCLK的延迟来生成延迟锁定时钟信号CLKDLL。

第二延迟锁定环220可以包括第二延迟线221、第二相位检测器222和电荷泵223。第二延迟线221可以接收从第一延迟锁定环210输出的延迟锁定时钟信号CLKDLL。第二延迟线221可以接收延迟控制电压VC，并且可以基于延迟控制电压VC来延迟延迟锁定时钟信号CLKDLL，以生成多个延迟时钟信号。第二延迟线221可以是压控延迟线。可以基于作为模拟信号的延迟控制电压VC来设置第二延迟线221的延迟量。第二延迟线221可以将延迟锁定时钟信号CLKDLL延迟由延迟控制电压VC设置的延迟量，以生成多个延迟时钟信号。第二延迟线221可以输出多个延迟时钟信号中的四个作为第一至第四内部时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD，并且可以输出多个延迟时钟信号中的另一个作为第二反馈时钟信号FBCLK2。

第二延迟线221可以包括多个延迟单元。尽管图2例示了具有九个延迟单元DC1、DC2、DC3、DC4、DC5、DC6、DC7、DC8和DC9的第二延迟线221，但是实施例不限于此。第二延迟线221中包括的延迟单元的数量可以大于或小于九。参照图1和图2，可以将一个延迟单元设置为具有与时钟信号CLK的周期的四分之一相对应的延迟时间。当从分频电路130输出的第一经分频的时钟信号ICLK和第二经分频的时钟信号QCLK之间的任何一个被提供作为参考时钟信号REFCLK时，一个延迟单元可以被设置为具有与参考时钟信号REFCLK的周期的八分之一相对应的延迟时间。第二延迟线221可以提供从第一延迟单元DC1输出的延迟时钟信号作为第一内部时钟信号ICLKD。可以提供第一内部时钟信号ICLKD作为内部参考时钟信号。第二延迟线221可以提供从第三延迟单元DC3输出的延迟时钟信号作为第二内部时钟信号QCLKD。第二延迟线221可以提供从第五延迟单元DC5输出的延迟时钟信号作为第三内部时钟信号IBCLKD。第二延迟线221可以提供从第七延迟单元DC7输出的延迟时钟信号作为第四内部时钟信号QBCLKD。第二延迟线221可以提供从最后一个延迟单元DC9输出的延迟时钟信号作为第二反馈时钟信号FBCLK2。

第二相位检测器222可以接收内部参考时钟信号和第二反馈时钟信号FBCLK2。第二相位检测器222可以基于内部时钟信号ICLKD和第二反馈时钟信号FBCLK2的相位来生成第二相位检测信号PD2，内部时钟信号ICLKD作为内部参考时钟信号被提供。例如，第二相位检测信号PD2可以包括上升信号UP和下降信号DN。第二相位检测器222可以基于内部时钟信号ICLKD的相位来使能上升信号UP。第二相位检测器222可以基于第二反馈时钟信号FBCLK2的相位来使能下降信号DN。当内部时钟信号ICLKD的相位从逻辑低电平转变为逻辑高电平时，第二相位检测器222可以使能上升信号UP。当第二反馈时钟信号FBCLK2的相位从逻辑低电平转变为逻辑高电平时，第二相位检测器222可以使能下降信号DN。当经过预定时间时，第二相位检测器222可以复位上升信号UP和下降信号DN。当从某个时间点开始经过预定时间时，第二相位检测器222可以禁止上升信号UP和下降信号DN两者，在该某个时间点，上升信号UP和下降信号DN中的相对较晚被使能的信号被使能。预定时间可以小于与参考时钟信号REFCLK和/或第二反馈时钟信号FBCLK2的周期的一半相对应的时间。如本文中针对参数(诸如预定的时间和预定的量)所使用的词“预定”是指在该参数被用于过程或算法之前确定该参数的值。对于一些实施例，在过程或算法开始之前确定参数的值。在其他实施例中，在过程或算法期间但在该过程或算法中使用参数之前确定参数的值。

电荷泵223可以接收第二相位检测信号PD2，并且可以基于第二相位检测信号PD2生成延迟控制电压VC。电荷泵223可以基于上升信号UP来升高延迟控制电压VC的电压电平，并且可以基于下降信号DN来降低延迟控制电压VC的电压电平。当延迟控制电压VC的电压电平升高时，配置第二相位检测器222的延迟单元DC1至DC9的延迟时间可以减少。当延迟控制电压VC的电压电平降低时，配置第二相位检测器222的延迟单元DC1至DC9的延迟时间会增加。第二延迟锁定环220可以通过改变延迟控制电压VC的值来执行延迟锁定操作，直到内部参考时钟信号和第二反馈时钟信号FBCLK2具有相同的相位为止。当内部参考时钟信号和第二反馈时钟信号FBCLK2具有相同的相位时，可以通过固定并保持延迟控制电压VC的电压电平来锁定第二延迟锁定环220。在一个实施例中，当第二反馈时钟信号FBCLK2与内部参考时钟信号具有相同相位时，第二延迟锁定环220可以通过对延迟锁定时钟信号CLKDLL执行延迟锁定操作以设置延迟锁定时钟信号CLKDLL的延迟来生成内部参考时钟信号。

图3是示意性示出图2所示的第二相位检测器222和电荷泵223的配置的图。第二相位检测器222可以包括第一组多个驱动器311和第二组多个驱动器312。第一组多个驱动器311可以接收第一内部时钟信号ICLKD，并且可以通过驱动第一内部时钟信号ICLKD来生成上升信号UP。第二组多个驱动器312可以接收第二反馈时钟信号FBCLK2，并且可以通过驱动第二反馈时钟信号FBCLK2来生成下降信号DN。

电荷泵223可以包括上拉电流源321、下拉电流源322、电容器323、第一开关324和第二开关325。上拉电流源321可以耦接在从其提供高电压VH的节点和输出节点ON之间。上拉电流源321可以生成上拉电流IUP。延迟控制电压VC可以从输出节点ON生成。上拉电流源321可以由至少一个配置为接收偏置电压或电流控制信号的P沟道MOS晶体管来实现。下拉电流源322可以耦接在输出节点ON和从其提供低电压VL的节点之间。下拉电流源322可以生成下拉电流IDN。低电压VL可以具有比高电压VH低的电压电平。下拉电流源322可以由至少一个配置为偏置电压或电流控制信号的N沟道MOS晶体管来实现。电容器323可以在一端耦接至输出节点ON，并且可以在另一节点耦接至从其提供低电压VL的节点。输出节点ON的电压电平和延迟控制电压VC可以根据充入电容器323的电荷量而改变。

第一开关324可以接收上升信号UP。第一开关324可以基于上升信号UP将上拉电流源321耦接至输出节点ON。当根据上升信号UP导通第一开关324时，上拉电流IUP可以被提供给输出节点ON，并且电容器323可以被充电。因此，输出节点ON的电压电平和延迟控制电压VC可能上升。第二开关325可以接收下降信号DN。第二开关325可以基于下降信号DN将下拉电流源322耦接至输出节点ON。当根据下降信号DN导通第二开关325时，下拉电流IDN可以从输出节点ON流向从其提供低电压VL的节点，并且电容器323可以被放电。因此，输出节点ON的电压电平和延迟控制电压VC可能降低。

由于第一组多个驱动器311和第二组多个驱动器312之间的局部过程差异，第二相位检测器222中可能存在延迟失配。因此，在根据第一内部时钟信号ICLKD的上升沿使能上升信号UP的时间和根据第二反馈时钟信号FBCLK2的上升沿使能下降信号DN的时间之间可能出现误差。此外，由于在电荷泵223中，上拉电流源321由P沟道MOS晶体管配置，而下拉电流源322由N沟道MOS晶体管配置，因此尽管在设计时对晶体管进行了尺寸调节，在上拉电流IUP和下拉电流IDN之间仍然可以出现尺寸误差。因此，即使当图2中所示的第二延迟锁定环220完成延迟锁定操作时，在第一内部时钟信号ICLKD和第二反馈时钟信号FBCLK2之间也应该出现相位误差。相位误差可以由以下等式表示。

Δt2＝Δt

在以上等式中，“Δt2”可以表示当第二延迟锁定环220被锁定时第一内部时钟信号ICLKD与第二反馈时钟信号FBCLK2之间的相位误差，“Δt

图4是示出根据实施例的模拟延迟锁定环400的配置的图。模拟延迟锁定环400可以被应用作为图1所示的第二延迟锁定环122。模拟延迟锁定环400可以代替图2所示的第二延迟锁定环220。模拟延迟锁定环400可以包括延迟线410、校准电路420、相位检测器430和电荷泵440。延迟线410接收参考时钟信号REFCLK和延迟控制电压VC。当模拟延迟锁定环400代替图2中所示的第二延迟锁定环220时，参考时钟信号REFCLK可以对应于延迟锁定时钟信号CLKDLL。延迟线410可以基于延迟控制电压VC来延迟参考时钟信号REFCLK，以生成多个延迟时钟信号。延迟线410可以输出多个延迟时钟信号中的一个作为内部参考时钟信号，并且可以输出多个延迟时钟信号中的另一个作为反馈时钟信号FBCLK。延迟线410可以在多个延迟时钟信号中生成四个延迟时钟信号，作为第一内部时钟信号ICLKD、第二内部时钟信号QCLKD、第三内部时钟信号IBCLKD和第四内部时钟信号QBCLKD。延迟线410可以提供第一内部时钟信号ICLKD作为内部参考时钟信号。延迟线410可以包括分别被配置为输出多个延迟时钟信号的多个延迟单元DC1至DC9。延迟线410的配置可以与第二延迟线221的配置相同，因此，关于相同元件将不再赘述。

校准电路420可以接收第一内部时钟信号ICLKD和反馈时钟信号FBCLK。校准电路420可以基于第一内部时钟信号ICLKD和反馈时钟信号FBCLK的相位从参考时钟信号生成延迟的参考时钟信号REFD。校准电路420可以从反馈时钟信号FBCLK生成延迟的反馈时钟信号FEBD。校准电路420可以根据第一内部时钟信号ICLKD和反馈时钟信号FBCLK的相对相位来改变第一内部时钟信号ICLKD的延迟量和反馈时钟信号FBCLK的延迟量。校准电路420可以将第一内部时钟信号ICLKD和反馈时钟信号FBCLK中的具有相对滞后相位的时钟信号延迟更长的时间。例如，当第一内部时钟信号ICLKD具有相对于反馈时钟信号FBCLK的超前相位时，校准电路420可以将第一内部时钟信号ICLKD延迟第一时间以生成延迟的参考时钟信号REFD并且可以将反馈时钟信号FBCLK延迟第二时间以生成延迟的反馈时钟信号FEBD。第二时间可比第一时间长。例如，当第一内部时钟信号ICLKD具有相对于反馈时钟信号FBCLK的滞后相位时，校准电路420可以将第一内部时钟信号ICLKD延迟第二时间以生成延迟的参考时钟信号REFD并且可以将反馈时钟信号FBCLK延迟第一时间以生成延迟的反馈时钟信号FEBD。

相位检测器430可以接收延迟的参考时钟信号REFD和延迟的反馈时钟信号FEBD。相位检测器430可以检测延迟的参考时钟信号REFD和延迟的反馈时钟信号FEBD的相位，以生成相位检测信号PD。相位检测信号PD可以包括上升信号UP和下降信号DN。电荷泵440可以基于相位检测信号PD来生成延迟控制电压VC。相位检测器430和电荷泵440可以具有与图2和图3所示的第二相位检测器222和电荷泵223相同的配置并且可以执行相同的操作。关于相同配置将不再赘述。

校准电路420可以包括时序偏移检测器421、校准信号生成器422和延迟调节器423。时序偏移检测器421可以检测第一内部时钟信号ICLKD和反馈时钟信号FBCLK之间的相位差。时序偏移检测器421可以检测第一内部时钟信号ICLKD和反馈时钟信号FBCLK之间的相位差，以生成第一相位调节信号FEBINC和第二相位调节信号REFINC。时序偏移检测器421可以检测第一内部时钟信号ICLKD和反馈时钟信号FBCLK之间的相位差，以生成第一偏移检测信号和第二偏移检测信号。时序偏移检测器421可以根据第一偏移检测信号和第二偏移检测信号的逻辑电平是否保持了与对应于至少两倍单位循环的时间而生成第一相位调节信号FEBINC和第二相位调节信号REFINC。对应于至少两倍单位循环的时间可以是校准电路420的环路带宽，并且可以表示校准电路420更新的周期。校准电路420的环路带宽可以小于模拟延迟锁定环400的环路带宽。更新校准电路420的周期可以大于更新模拟延迟锁定环400的周期。在一个实施例中，可以将校准电路420的环路带宽设置为单位循环的三倍或更大。可以基于从延迟线410生成的多个延迟时钟信号来确定单位循环。稍后将描述单位循环。

校准信号生成器422可以接收第一相位调节信号FEBINC和第二相位调节信号REFINC，以生成校准信号CAL<1:2N>。校准信号CAL<1:2N>可以是具有多个位的数码信号。校准信号生成器422可以基于第一相位调节信号FEBINC来改变校准信号CAL<1:2N>的部分的值。校准信号生成器422可以基于第二相位调节信号REFINC来改变校准信号CAL<1:2N>的剩余部分的值。例如，校准信号CAL<1:2N>可以具有2N个位。这里，N是等于或大于2的整数。校准信号生成器422可以基于第一相位调节信号FEBINC来改变校准信号CAL<1:2N>的第一至第N位CAL<1:N>的值。校准信号生成器422可以基于第二相位调节信号REFINC来改变校准信号CAL<1:2N>的第(N+1)至第2N位CAL。校准信号生成器422可以包括诸如解码电路、移位寄存器电路等的配置，使得校准信号生成器422对第一相位调节信号FEBINC和第二相位调节信号REFINC进行解码并且根据解码结果改变校准信号CAL<1:2N>的第一至第2N位CAL<1:2N>。

延迟调节器423可以接收校准信号CAL<1:2N>。延迟调节器423可以基于校准信号CAL<1:2N>的部分来延迟第一内部时钟信号ICLKD，以生成延迟的参考时钟信号REFD。延迟调节器423可以基于校准信号CAL<1:2N>的剩余部分来延迟反馈时钟信号FBCLK，以生成延迟的反馈时钟信号FEBD。延迟调节器423可以基于校准信号CAL<1:2N>的第一至第N位CAL<1:N>将第一内部时钟信号ICLKD延迟预定量，以生成延迟的参考时钟信号REFD。延迟调节器423可以基于校准信号CAL<1:2N>的第(N+1)至第2N位CAL将反馈时钟信号FBCLK延迟预定量，以生成延迟的反馈时钟信号FEBD。

图5是示出图4中示出的时序偏移检测器421的配置的图。参照图5，时序偏移检测器421可以包括偏移检测器510、滤波器520和相位调节信号生成器530。偏移检测器510可以检测第一内部时钟信号ICLKD和反馈时钟信号FBCLK的相位，以生成第一偏移检测信号SKW1和第二偏移检测信号SKW2。第一偏移检测信号SKW1可以包括关于第一内部时钟信号ICLKD相对于反馈时钟信号FBCLK具有超前相位、还是滞后相位的信息。第二偏移检测信号SKW2可以包括关于反馈时钟信号FBCLK相对于第一内部时钟信号ICLKD具有超前相位、还是滞后相位的信息。

滤波器520可以接收第一偏移检测信号SKW1和第二偏移检测信号SKW2。滤波器520可以基于第一偏移检测信号SKW1和第二偏移检测信号SKW2生成第一相位信息信号SLOW和第二相位信息信号FAST。当反馈时钟信号FBCLK具有相对于第一内部时钟信号ICLKD的滞后相位时，可以使能第一相位信息信号SLOW。第二相位信息信号FAST可以以具有相对于第一内部时钟信号ICLKD的超前相位的反馈时钟信号FBCLK予以使能。滤波器520可以基于多个延迟时钟信号之一来定义校准电路420的环路带宽。滤波器520可以基于第一偏移检测信号SKW1和第二偏移检测信号SKW2的逻辑电平是否在对应于环路带宽的时间上保持相同的逻辑电平来生成第一相位信息信号SLOW和第二相位信息信号FAST。

相位调节信号生成器530可以接收第一相位信息信号SLOW和第二相位信息信号FAST。相位调节信号生成器530可以基于第一相位信息信号SLOW生成第一相位调节信号FEBINC。相位调节信号生成器530可以基于第二相位信息信号FAST来生成第二相位调节信号REFINC。

偏移检测器510可以包括第一触发器511和第二触发器512。第一触发器511和第二触发器512中的每个可以是D触发器。第一触发器511可以在其输入节点D接收第一内部时钟信号ICLKD，可以在其时钟节点接收反馈时钟信号FBCLK，并且可以在其输出节点Q输出第一偏移检测信号SKW1。第二触发器512可以在其输入节点D接收反馈时钟信号FBCLK，可以在其时钟节点接收第一内部时钟信号ICLKD，并且可以在其输出节点Q输出第二偏移检测信号SKW2。为了减少由于第一触发器511和第二触发器512的建立时间和保持时间的差异而发生的故障，偏移检测器510可以在双模式下检测第一内部时钟信号ICLKD和反馈时钟信号FBCLK的相位之间的偏移。

滤波器520可以包括第一触发器521、第二触发器522、第三触发器523、第四触发器524、第一门控(gating)电路525和第二门控电路526。第一至第四触发器521、522、523和524的每个可以是D触发器。第一触发器521可以在其输入节点D接收第一偏移检测信号SKW1，可以在其时钟节点接收第一时钟信号EVCLK，并且可以在其输出节点Q输出第一偶数信号EV1。第二触发器522可以在其输入节点D接收第二偏移检测信号SKW2，可以在其时钟节点接收第一时钟信号EVCLK，并且可以在其输出节点Q输出第二偶数信号EV2。第三触发器523可以在其输入节点D接收第一偏移检测信号SKW1，可以在其时钟节点接收第二时钟信号ODCLK，并且可以在其输出节点Q输出第一奇数信号OD1。第二时钟信号ODCLK可以具有相对于第一时钟信号EVCLK的滞后相位。第四触发器524可以在其输入节点D接收第二偏移检测信号SKW2，可以在其时钟节点接收第二时钟信号ODCLK，并且可以在其输出节点Q输出第二奇数信号OD2。

第一门控电路525可以接收第一偶数信号EV1、第一奇数信号OD1、第二偶数信号EV2和第二奇数信号OD2。第一门控电路525可以对接收到的信号执行与运算以生成第一相位信息信号SLOW。第一门控电路525可以包括与门。第一门控电路525可以接收第一偶数信号EV1、第一奇数信号OD1、第二偶数信号EV2的反相信号和第二奇数信号OD2的反相信号以生成第一相位信息信号SLOW。第二门控电路526可以接收第一偶数信号EV1、第一奇数信号OD1、第二偶数信号EV2和第二奇数信号OD2。第二门控电路526可以对接收到的信号执行与运算，以生成第二相位信息信号FAST。第二门控电路526可以包括与门。第二门控电路526可以接收第一偶数信号EV1的反相信号、第一奇数信号OD1的反相信号、第二偶数信号EV2和第二奇数信号OD2，以生成第二相位信息信号FAST。为了减小校准电路420的环路带宽并增加校准电路420的更新周期，滤波器520可以进一步包括附加的触发器。附加的触发器可以接收具有相对于第二时钟信号ODCLK的滞后相位的时钟信号。可以修改门控电路以进一步接收从附加的触发器输出的信号。

当第一偶数信号EV1和第一奇数信号OD1为逻辑高电平、并且第二偶数信号EV2和第二奇数信号OD2为逻辑低电平时，第一门控电路525可以输出逻辑高电平的第一相位信息信号SLOW。当第一偶数信号EV1和第一奇数信号OD1为逻辑低电平、并且第二偶数信号EV2和第二奇数信号OD2为逻辑高电平时，第二门控电路526可以输出逻辑的高电平的第二相位信息信号FAST。可以与第一时钟信号EVCLK同步地生成第一偶数信号EV1和第二偶数信号EV2。可以与第二时钟信号ODCLK同步地生成第一奇数信号OD1和第二奇数信号OD2。因此，仅当第一偏移检测信号SKW1和第二偏移检测信号SKW2的逻辑电平保持在逻辑高电平直到生成第一时钟信号EVCLK和第二时钟信号ODCLK的转变为止时，滤波器520才可以将第一相位信息信号SLOW和第二相位信息信号FAST使能为逻辑高电平。通常，延迟锁定环可能会引起闪动(bang-bang)抖动，因此，在直接从第一偏移检测信号SKW1和第二偏移检测信号SKW2生成相位信息信号的情况下，可能会执行不正确的校准操作。根据一个实施例，仅当第一偏移检测信号SKW1和第二偏移检测信号SKW2的逻辑电平在预定时间上保持相同的逻辑电平时，校准信号的值才可以根据相位信息信号改变。因此，精确的校准操作得以执行。

相位调节信号生成器530可以包括第一门控电路531、第二门控电路532和第三门控电路533。第一门控电路531可以接收第一相位信息信号SLOW和第二相位信息信号FAST来生成校准使能信号CALON。第一门控电路531可以对第一相位信息信号SLOW和第二相位信息信号FAST执行或运算，以生成校准使能信号CALON。第一门控电路531可以包括或门。当第一相位信息信号SLOW和第二相位信息信号FAST中的至少一个被使能为逻辑高电平时，第一门控电路531可以将校准使能信号CALON使能为逻辑高电平。第二门控电路532可以接收第一相位信息信号SLOW、校准使能信号CALON和第三时钟信号ODCLKB。第三时钟信号ODCLKB可以具有相对于第二时钟信号ODCLK的滞后相位。第二门控电路532可以对第一相位信息信号SLOW、校准使能信号CALON和第三时钟信号ODCLKB执行与运算，以生成第一相位调节信号FEBINC。第二门控电路532可以包括与门。当第一相位信息信号SLOW和校准使能信号CALON都为逻辑高电平、而第三时钟信号ODCLKB为逻辑高电平时，第二门控电路532可以将第一相位调节信号FEBINC使能为逻辑高电平。第三门控电路533可以接收第二相位信息信号FAST、校准使能信号CALON和第三时钟信号ODCLKB。第三门控电路533可以对第二相位信息信号FAST、校准使能信号CALON和第三时钟信号ODCLKB执行与运算，以生成第二相位调节信号REFINC。第三门控电路533可以包括与门。当第二相位信息信号FAST和校准使能信号CALON均为逻辑高电平、而第三时钟信号ODCLKB为逻辑高电平时，第三门控电路533可以将第二相位调节信号REFINC使能为逻辑高电平。

时序偏移检测器421可以进一步包括控制时钟生成器540。控制时钟生成器540可以接收从图4所示的压控延迟线410生成的多个延迟时钟信号中的一个。例如，控制时钟生成器540可以接收从压控延迟线410的第四延迟单元DC4输出的延迟时钟信号CLK4。控制时钟生成器540可以从延迟时钟信号CLK4生成第一时钟信号EVCLK、第二时钟信号ODCLK和第三时钟信号ODCLKB。控制时钟生成器540可以包括第一分频器541、第一反相器542、第二分频器543、第三分频器544和第二反相器545。第一分频器541可以对延迟时钟信号CLK4进行分频。第一反相器542可以将第一分频器541的输出反相。第二分频器543可以将第一反相器542的输出分频，以生成第一时钟信号EVCLK。第三分频器544可以对第一分频器541的输出进行分频，以生成第二时钟信号ODCLK。第二反相器545可以将第二时钟信号ODCLK反相，以生成第三时钟信号ODCLKB。

图6是示出图4示的延迟调节器423的配置的图。参照图6，延迟调节器423可以包括第一可变延迟器610和第二可变延迟器620。第一可变延迟器610可以接收第一内部时钟信号ICLKD和校准信号CAL<1:2N>的第一至第N位CAL<1:N>，来生成延迟的参考时钟信号REFD。可以基于校准信号CAL<1:2N>的第一至第N位CAL<1:N>设置第一可变延迟器610的延迟量。第一可变延迟器610可以将第一内部时钟信号ICLKD延迟所设置的延迟时间，以生成延迟的参考时钟信号REFD。第二可变延迟器620可以接收反馈时钟信号FBCLK和校准信号CAL<1:2N>的第(N+1)至第2N位CALN，以生成延迟的反馈时钟信号FEBD。可以基于校准信号CAL<1:2N>的第(N+1)至第2N位CAL设置第二可变延迟器620的延迟量。第二可变延迟器620可以将反馈时钟信号FBCLK延迟所设置的延迟时间，以生成延迟的反馈时钟信号FEBD。

图7是示出根据实施例的校准电路420和模拟延迟锁定环400的操作的时序图。在下文中，将参考图3至图6描述校准电路420和模拟延迟锁定环400的操作。在S1中，时序偏移检测器421的偏移检测器510可以检测第一内部时钟信号ICLKD和反馈时钟信号FBCLK的相位，以生成第一偏移检测信号SKW1和第二偏移检测信号SKW2。如图7所示，当第一内部时钟信号ICLKD由于由相位检测器430和电荷泵440引起的相位误差“Δt2”而具有相对于反馈时钟信号FBCLK的滞后相位时，偏移检测器510可以生成具有逻辑低电平的第一偏移检测信号SKW1和具有逻辑高电平的第二偏移检测信号SKW2。校准信号CAL<1:2N>可以在更新之前保持默认值。延迟调节器423可以将第一内部时钟信号ICLKD和反馈时钟信号FBCLK延迟相同的时间，以生成延迟的参考时钟信号REFD和延迟的反馈时钟信号FEBD。当延迟的反馈时钟信号FEBD从逻辑低电平转变为逻辑高电平时，相位检测器430可以使能下降信号DN。当第一内部时钟信号ICLKD从逻辑低电平转变为逻辑高电平时，相位检测器430可以使能上升信号UP。上升信号UP和下降信号DN可以保持使能直到复位。下降信号DN的脉冲宽度可以比上升信号UP的脉冲宽度宽。在理想情况下，电荷泵440应基于上升信号UP和下降信号DN而生成具有较低电平的延迟控制电压VC。然而，当由于电荷泵440的上拉电流IUP和下拉电流IDN之间的失配而导致上拉电流IUP大于下拉电流IDN时，可能会出现延迟控制电压VC的电压电平不能降低并且保持在先前的电压电平的故障。因此，仅靠相位检测器430和电荷泵440就不可能使第一内部时钟信号ICLKD和反馈时钟信号FBCLK的相位匹配。当第一偏移检测信号SKW1和第二偏移检测信号SKW2的逻辑电平保持相同的逻辑电平达预定时间时，校准电路420的滤波器520可以使第一相位信息信号SLOW保持禁止并可以使能第二相位信息信号FAST为逻辑高电平。

在S2中，相位调节信号生成器530可以根据第二相位信息信号FAST使能第二相位调节信号REFINC。校准信号生成器422可以增加校准信号CAL<1:2N>的第(N+1)到第2N位CAL的值。延迟调节器423可以将反馈时钟信号FBCLK延迟相对较长的时间，以生成延迟的反馈时钟信号FEBD。延迟调节器423可以将第一内部时钟信号ICLKD延迟相对较短的时间，以生成延迟的参考时钟信号REFD。因此，延迟的参考时钟信号REFD和延迟的反馈时钟信号FEBD之间的相位差可以变得大于第一内部时钟信号ICLKD和反馈时钟信号FBCLK之间的相位差。延迟的参考时钟信号REFD可以比延迟的反馈时钟信号FEBD进一步延迟由校准操作设置的校准相位“Δt3”。当延迟的反馈时钟信号FEBD从逻辑低电平转变为逻辑高电平时，相位检测器430可以使能下降信号DN。当延迟的参考时钟信号REFD从逻辑低电平转变为逻辑高电平时，相位检测器430可以使能上升信号UP。上升信号UP和下降信号DN可以保持使能直到复位。上升信号UP可以具有与在S1中生成的上升信号UP相同的脉冲宽度。下降信号DN可以具有比在S1中生成的下降信号DN大的脉冲宽度。电荷泵440可以根据下降信号DN将延迟控制电压VC下拉更长的时间。因此，即使上拉电流IUP大于下拉电流IDN，延迟控制电压VC的电压电平也可以降低。

在S3中，当延迟控制电压VC的电压电平降低时，从延迟线410生成的第一内部时钟信号ICLKD和反馈时钟信号FBCLK的相位可以匹配。延迟的参考时钟信号REFD和延迟的反馈时钟信号FEBD可以具有相对于S2中所示的延迟的参考时钟信号REFD和延迟的反馈时钟信号FEBD的滞后相位。因此，延迟控制电压VC的电压电平可以变得低于S2中所示的延迟控制电压VC的电压电平。由于第一内部时钟信号ICLKD和反馈时钟信号FBCLK的相位匹配，因此校准电路420可以终止校准操作并且可以保持校准信号CAL<1:2N>的值。延迟调节器423可以进一步将第一内部时钟信号ICLKD相对反馈时钟信号FBCLK延迟由校准操作设置的延迟时间，以生成延迟的参考时钟信号REFD。因此，延迟基准时钟信号REFD可以具有相对于延迟的反馈时钟信号FEBD的滞后相位，该滞后相位的量是由校准操作设置的校准相位“Δt3”的量。延迟的参考时钟信号REFD和延迟的反馈时钟信号FEBD之间的相位差可以补偿由相位检测器430的局部过程差异、以及电荷泵440的上拉电流IUP和下降电流IDN之间的失配引起的相位误差“Δt2”。从电荷泵440生成的延迟控制电压VC可以保持具有特定电平。因此，模拟延迟锁定环400可以生成第一内部时钟信号ICLKD和反馈时钟信号FBCLK，它们的相位由校准电路420匹配。

图8A是示出根据实施例的延迟线800的配置的图。图8B是示出图8A所示的延迟线800的操作的时序图。延迟线800可以被应用作为分别在图2和图4中示出的第二延迟线221和延迟线410中的每个的一部分。参照图8A，延迟线800可以包括第一延迟单元810和第二延迟单元820。第一延迟单元810可以将输入信号IN反相，以生成第一输出信号OUT1。第一延迟单元810可以反相驱动第一输出信号OUT1，以输出第一延迟时钟信号DCLK1。第二延迟单元820可以将第一输出信号OUT1反相，以生成第二输出信号OUT2。第二延迟单元820可以反相驱动第二输出信号OUT2，以输出第二延迟时钟信号DCLK2。第一延迟单元810用以根据输入信号IN来下拉第一输出信号OUT1的下拉驱动力可以基于延迟控制电压VC而改变。当第一延迟单元810的下拉驱动力改变时，第一延迟单元810的延迟量可以改变。第二延迟单元820用以根据第一输出信号OUT1来下拉第二输出信号OUT2下拉驱动力可以基于延迟控制电压VC而改变。当第二延迟单元820的下拉驱动力改变时，第二延迟单元820的延迟量可以改变。在实施例中，随着延迟单元的下拉驱动力增加，从延迟单元输出的电压电平可以被快速改变并且延迟单元的延迟量可以减小。随着延迟单元的下拉驱动力减小，从延迟单元输出的电压电平可以缓慢地改变并且延迟单元的延迟量可以增加。

第一延迟单元810可以包括第一反相器811和第一电流源812。第一反相器811可以接收输入信号IN并且可以将输入信号IN反相，以生成第一输出信号OUT1。第一反相器811可以耦接在从其提供高电压VH的节点和从其提供低电压VL的节点之间。第一反相器811可以将输入信号IN反相。高电压VH可以具有比低电压VL高的电压电平。第一电流源812可以耦接在第一反相器811和从其提供低电压VL的节点之间。第一电流源812可以接收延迟控制电压VC。第一电流源812可以基于延迟控制电压VC来改变第一反相器811的下拉驱动力，以改变第一延迟单元810的延迟量。第一延迟单元810可以进一步包括第二反相器813。第二反相器813可以反相驱动第一输出信号OUT1，以输出第一延迟时钟信号DCLK1。

第二延迟单元820可以包括第三反相器821和第二电流源822。第三反相器821可以接收第一输出信号OUT1并且可以将第一输出信号OUT1反相，以生成第二输出信号OUT2。第三反相器821可以耦接在从其提供高电压VH的节点和从其提供低电压VL的节点之间。第三反相器821可以将第一输出信号OUT1反相。第二电流源822可以耦接在第三反相器821和从其提供低电压VL的节点之间。第二电流源822可以接收延迟控制电压VC。第二电流源822可以基于延迟控制电压VC来改变第三反相器821的下拉驱动力，以改变第二延迟单元820的延迟量。第二延迟单元820可以进一步包括第四反相器823。第四反相器823可以反相驱动第二输出信号OUT2，以输出第二延迟时钟信号DCLK2。

第一反相器811可以包括第一晶体管M1和第二晶体管M2。第一晶体管M1可以是P沟道MOS晶体管。第二晶体管M2可以是N沟道MOS晶体管。第一电流源812可以包括第三晶体管M3。第三晶体管M3可以是N沟道MOS晶体管。第一晶体管M1可以在其栅极处接收输入信号IN，可以在其源极处耦接至从其提供高电压VH的节点，并且可以在其漏极处耦接至第一输出节点ON1。第一输出信号OUT1可以通过第一输出节点ON1输出。第二晶体管M2可以在其栅极处接收输入信号IN，并且可以在其漏极处耦接至第一输出节点ON1。第三晶体管M3可以在其栅极处接收延迟控制电压VC，可以在其漏极处耦接至第二晶体管M2的源极，并且可以在其源极处耦接至从其提供低电压VL的节点。第三晶体管M3可以基于延迟控制电压VC来改变从第二晶体管M2的源极流向从其提供低电压VL的节点的电流量。

第三反相器821可以包括第四晶体管M4和第五晶体管M5。第四晶体管M4可以是P沟道MOS晶体管。第五晶体管M5可以是N沟道MOS晶体管。第二电流源822可以包括第六晶体管M6。第六晶体管M6可以是N沟道MOS晶体管。第四晶体管M4可以在其栅极处接收第一输出信号OUT1，可以在其源极处耦接至从其提供高电压VH的节点，并且可以在其漏极处耦接至第二输出节点ON2。第二输出信号OUT2可以通过第二输出节点ON2输出。第五晶体管M5可以在其栅极处接收第一输出信号OUT1，并且可以在其漏极处耦接至第二输出节点ON2。第六晶体管M6可以在其栅极处接收延迟控制电压VC，可以在其漏极处耦接至第五晶体管M5的源极，并且可以在其源极处耦接至从其提供低电压VL的节点。第六晶体管M6可以基于延迟控制电压VC来改变从第五晶体管M5的源极流向从其提供低电压VL的节点的电流量。

延迟线800的优点在于，第一延迟单元810和第二延迟单元820的延迟量可以基于为模拟信号的延迟控制电压VC而改变，因此尽管输入到延迟线800的输入信号IN的频率很高，但延迟变化减小且相位偏移减小。但是，由于N沟道MOS晶体管的特性，即阈值电压会出现损耗以及电压电平变化(电压电平的高边界上升)，如图8B所示，存在第一输出信号OUT1和第二输出信号OUT2不能完全摆动(swing)到低电压VL的电压电平的问题。当第一输出信号OUT1和第二输出信号OUT2不能完全摆动时，随着延迟单元的数量变大，最终输出信号的波形变得更加失真，并且不能在高速操作下生成精确的输出信号。

图9A是示出根据实施例的延迟线900的配置的图。图9B是示出图9A所示的延迟线900的操作的时序图。延迟线900可以被应用为分别在图2和图4中示出的第二延迟线221和延迟线410中的每个的一部分。参照图9A，延迟线900可以包括第一延迟单元910和第二延迟单元920。第一延迟单元910可以将输入信号IN反相，以生成第一输出信号OUT1。第一延迟单元910可以反相驱动第一输出信号OUT1，以输出第一延迟时钟信号DCLK1。第二延迟单元920可以将第一输出信号OUT1反相，以生成第二输出信号OUT2。第二延迟单元920可以反相驱动第二输出信号OUT2，以输出第二延迟时钟信号DCLK2。第一延迟单元910用以根据输入信号IN来下拉第一输出信号OUT1的下拉驱动力可以基于延迟控制电压VC和第二输出信号OUT2而改变。当第一延迟单元910的下拉驱动力改变时，第一延迟单元910的延迟量可以改变。第二延迟单元920用以根据第一输出信号OUT1来下拉第二输出信号OUT2的下拉驱动力可以基于延迟控制电压VC而改变。当第二延迟单元920的下拉驱动力改变时，第二延迟单元920的延迟量可以改变。在实施例中，第二延迟单元920可以进一步接收从后续的延迟单元输出的输出信号OUT3，该后续的输出延迟单元被布置在第二延迟单元920之后并且被配置为接收第二输出信号OUT2。第二延迟单元920的下拉驱动力和延迟量可以基于延迟控制电压VC和从后续的延迟单元输出的输出信号OUT3而改变。

第一延迟单元910可以包括第一反相器911、第一电流源912和第一反馈电流源913。第一反相器911可以接收输入信号IN并且可以将输入信号IN反相，以生成第一输出信号OUT1。第一反相器911可以耦接在从其提供高电压VH的节点与从其提供低电压VL的节点之间。第一反相器911可以将输入信号IN反相。第一电流源912可以耦接在第一反相器911和从其提供低电压VL的节点之间。第一电流源912可以接收延迟控制电压VC。第一电流源912可以基于延迟控制电压VC来改变第一反相器911的下拉驱动力，以改变第一延迟单元910的延迟量。第一反馈电流源913可以耦接在第一反相器911和提供低电压VL的节点之间。第一反馈电流源913可以接收第二输出信号OUT2。第一反馈电流源913可以基于第二输出信号OUT2进一步改变第一反相器911的下拉驱动力。第一延迟单元910可以进一步包括第二反相器914。第二反相器914可以反相驱动第一输出信号OUT1以输出第一延迟时钟信号DCLK1。

第二延迟单元920可以包括第三反相器921、第二电流源922和第二反馈电流源923。第三反相器921可以接收第一输出信号OUT1并且可以将第一输出信号OUT1反相，以生成第二输出信号OUT2。第三反相器921可以耦接在从其提供高电压VH的节点和从其提供低电压VL的节点之间。第三反相器921可以将第一输出信号OUT1反相。第二电流源922可以耦接在第三反相器921和从其提供低电压VL的节点之间。第二电流源922可以接收延迟控制电压VC。第二电流源922可以基于延迟控制电压VC改变第三反相器921的下拉驱动力，以改变第二延迟单元920的延迟量。第二反馈电流源923可以耦接在第三反相器921和从其提供低电压VL的节点之间。第二反馈电流源923可以接收从后续的延迟单元输出的输出信号OUT3。第二反馈电流源923可以基于从后续的延迟单元输出的输出信号OUT3进一步改变第三反相器921的下拉驱动力。第二延迟单元920可以进一步包括第四反相器924。第四反相器924可以反相驱动第二输出信号OUT2以输出第二延迟时钟信号DCLK2。

第一反相器911可以包括第一晶体管T1和第二晶体管T2。第一晶体管T1可以是P沟道MOS晶体管。第二晶体管T2可以是N沟道MOS晶体管。第一电流源912可以包括第三晶体管T3。第三晶体管T3可以是N沟道MOS晶体管。第一反馈电流源913可以包括第四晶体管T4。第四晶体管T4可以是N沟道MOS晶体管。第一晶体管T1可以在其栅极处接收输入信号IN，可以在其源极处耦接至从其提供高电压VH的节点，并且可以在其漏极处耦接至第一输出节点ON1。第一输出信号OUT1可以通过第一输出节点ON1输出。第二晶体管T2可以在其栅极处接收输入信号IN，并且可以在其漏极处耦接至第一输出节点ON1。第三晶体管T3可以在其栅极处接收延迟控制电压VC，可以在其漏极处耦接至第二晶体管T2的源极，并且可以在其源极处耦接至从其提供低电压VL的节点。第三晶体管T3可以基于延迟控制电压VC来改变从第二晶体管T2的源极流向从其提供低电压VL的节点的电流量。第四晶体管T4可以在其栅极处接收第二输出信号OUT2，可以在其漏极处耦接至第二晶体管T2的源极，并且可以在其源极处耦接至从其提供低电压VL的节点。第四晶体管T4可以基于第二输出信号OUT2进一步改变从第二晶体管T2的源极流向从其提供低电压VL的节点的电流量。

第三反相器921可以包括第五晶体管T5和第六晶体管T6。第五晶体管T5可以是P沟道MOS晶体管。第六晶体管T6可以是N沟道MOS晶体管。第二电流源922可以包括第七晶体管T7。第七晶体管T7可以是N沟道MOS晶体管。第二反馈电流源923可以包括第八晶体管T8。第八晶体管T8可以是N沟道MOS晶体管。第五晶体管T5可以在其栅极处接收第一输出信号OUT1，可以在其源极处耦接至从其提供高电压VH的节点，并且可以在其漏极处耦接至第二输出节点ON2。第二输出信号OUT2可以通过第二输出节点ON2输出。第六晶体管T6可以在其栅极处接收第一输出信号OUT1，并且可以在其漏极处耦接至第二输出节点ON2。第七晶体管T7可以在其栅极处接收延迟控制电压VC，可以在其漏极处耦接至第六晶体管T6的源极，并且可以在其源极处耦接至从其提供低电压VL的节点。第七晶体管T7可以基于延迟控制电压VC来改变从第六晶体管T6的源极流向从其提供低电压VL的节点的电流量。第八晶体管T8可以在其栅极处接收从后续的延迟单元输出的输出信号OUT3，可以在其漏极处耦接至第六晶体管T6的源极，并且可以在其源极处耦接至从其提供低电压VL的节点。第八晶体管T8还可基于从后续的延迟单元输出的输出信号OUT3来改变从第六晶体管T6的源极流向从其提供低电压VL的节点的电流量。

如图8B所示，延迟线900可以解决第一输出信号OUT1和第二输出信号OUT2不能完全摆动的问题。第一反馈电流源913和第二反馈电流源923可以进一步增加分别从第一反相器911和第三反相器921流向从其提供低电压VL的节点的电流量，以进一步改变第一延迟单元910和第二延迟单元920的下拉驱动力。如图9B所示，第一反馈电流源913和第二反馈电流源923可以分别接收从其后续布置的延迟单元反馈的输出信号，并且因此可以进一步改变第一延迟单元910和第二延迟单元920的下拉驱动力。因此，第一反馈电流源913和第二反馈电流源923可以允许第一输出信号OUT1和第二输出信号OUT2完全摆动到低电压VL的电平。第一反馈电流源913和第二反馈电流源923可以在反馈的输出信号的逻辑电平转变之后操作。因此，第一反馈电流源913和第二反馈电流源923可以将第一输出信号OUT1和第二输出信号OUT2下拉到低电压VL的电平，但是延迟单元910和第二延迟单元920的延迟量可以实质上不改变。

图10A至图10C是示出根据实施例的延迟线1000A、1000B和1000C的配置的图。延迟线1000A、1000B和1000C中的每个可以被应用为分别在图2和图4中示出的第二延迟线221和延迟线410中的每个的一部分。参照图10A，延迟线1000A可以包括第一延迟单元10A和第二延迟单元20A。第一延迟单元10A可以将输入信号IN反相，以生成第一输出信号OUT1。第一延迟单元10A可以反相驱动第一输出信号OUT1，以输出第一延迟时钟信号DCLK1。第二延迟单元20A可以将第一输出信号OUT1反相，以生成第二输出信号OUT2。第二延迟单元20A可以反相驱动第二输出信号OUT2，以输出第二延迟时钟信号DCLK2。第一延迟单元10A用以根据输入信号IN来下拉第一输出信号OUT1的下拉驱动力可以基于延迟控制电压VC和第二输出信号OUT2而改变。第二延迟单元20A用以根据第一输出信号OUT1来下拉第二输出信号OUT2的下拉驱动力可以基于延迟控制电压VC和从后续的延迟单元输出的输出信号OUT3而改变，该后续的延迟单元布置在第二延迟单元20A之后并被配置为接收第二输出信号OUT2。

第一延迟单元10A可以包括第一反相器11A、第一电流源12A和第一反馈电流源13A。第一反相器11A可以接收输入信号IN并且可以将输入信号IN反相，以生成第一输出信号OUT1。第一反相器11A可以耦接在从其提供高电压VH的节点与从其提供低电压VL的节点之间。第一反相器11A可以将输入信号IN反相。第一电流源12A可以耦接在第一反相器11A和从其提供低电压VL的节点之间。第一电流源12A可以接收延迟控制电压VC。第一电流源12A可以基于延迟控制电压VC来改变第一反相器11A的下拉驱动力，以改变第一延迟单元10A的延迟量。第一反馈电流源13A可以耦接在第一反相器11A和从其提供低电压VL的节点之间。第一反馈电流源13A可以接收第二输出信号OUT2。第一反馈电流源13A可以基于第二输出信号OUT2进一步改变第一反相器11A的下拉驱动力。在实施例中，第一反馈电流源13A可以进一步接收第一开关信号SW1。第一反馈电流源13A可以根据第一开关信号SW1选择性地耦接至第一反相器11A。第一延迟单元10A可以进一步包括第二反相器14A。第二反相器14A可以反相驱动第一输出信号OUT1，以输出第一延迟时钟信号DCLK1。

在一个实施例中，第一延迟单元10A可以进一步包括第一辅助电流源15A。第一辅助电流源15A可以耦接在第一反相器11A和从其提供低电压VL的节点之间。第一辅助电流源15A可以接收延迟控制电压VC。第一辅助电流源15A可以基于延迟控制电压VC进一步改变第一反相器11A的下拉驱动力。在实施例中，第一辅助电流源15A可以进一步接收第二开关信号SW2。第一辅助电流源15A可以根据第二开关信号SW2选择性地耦接至第一反相器11A。

第二延迟单元20A可以包括第三反相器21A、第二电流源22A和第二反馈电流源23A。第三反相器21A可以接收第一输出信号OUT1，并且可以将第一输出信号OUT1反相，以生成第二输出信号OUT2。第三反相器21A可以耦接在从其提供高电压VH的节点与从其提供低电压VL的节点之间。第三反相器21A可以将第一输出信号OUT1反相。第二电流源22A可以耦接在第三反相器21A与从其提供低电压VL的节点之间。第二电流源22A可以接收延迟控制电压VC。第二电流源22A可以基于延迟控制电压VC来改变第三反相器21A的下拉驱动力，以改变第二延迟单元20A的延迟量。第二反馈电流源23A可以耦接在第三反相器21A和从其提供低电压VL的节点之间。第二反馈电流源23A可以接收从后续的延迟单元输出的输出信号OUT3。第二反馈电流源23A可以基于从后续的延迟单元输出的输出信号OUT3进一步改变第三反相器21A的下拉驱动力。在实施例中，第二反馈电流源23A可以进一步接收第一开关信号SW1。第二反馈电流源23A可以根据第一开关信号SW1选择性地耦接至第三反相器21A。第二延迟单元20A可以进一步包括第四反相器24A。第四反相器24A可以反相驱动第二输出信号OUT2，以输出第二延迟时钟信号DCLK2。

在一个实施例中，第二延迟单元20A可以进一步包括第二辅助电流源25A。第二辅助电流源25A可以耦接在第三反相器21A与从其提供低电压VL的节点之间。第二辅助电流源25A可以接收延迟控制电压VC。第二辅助电流源25A可以基于延迟控制电压VC进一步改变第三反相器21A的下拉驱动力。在实施例中，第二辅助电流源25A可以进一步接收第二开关信号SW2。第二辅助电流源25A可以根据第二开关信号SW2选择性地耦接至第三反相器21A。

第一反相器11A可以包括第一晶体管T11和第二晶体管T12。第一晶体管T11可以是P沟道MOS晶体管。第二晶体管T12可以是N沟道MOS晶体管。第一电流源12A可以包括第三晶体管T13。第三晶体管T13可以是N沟道MOS晶体管。第一反馈电流源13A可以包括第四晶体管T14和第五晶体管T15。第四晶体管T14和第五晶体管T15中的每个可以是N沟道MOS晶体管。第一辅助电流源15A可以包括第六晶体管T16和第七晶体管T17。第六晶体管T16和第七晶体管T17中的每个可以是N沟道MOS晶体管。第一晶体管T11可以在其栅极处接收输入信号IN，可以在其源极处耦接至从其提供高电压VH的节点，并且可以在其漏极处耦接至第一输出节点ON1。第一输出信号OUT1可以通过第一输出节点ON1输出。第二晶体管T12可以在其栅极处接收输入信号IN，并且可以在其漏极处耦接至第一输出节点ON1。第三晶体管T13可以在其栅极处接收延迟控制电压VC，可以在其漏极处耦接至第二晶体管T12的源极，并且可以在其源极处耦接至从其提供低电压VL的节点。第三晶体管T13可以基于延迟控制电压VC来改变从第二晶体管T12的源极流向从其提供低电压VL的节点的电流量。第四晶体管T14可以在其栅极处接收第二输出信号OUT2，并且可以在其源极处耦接至从其提供低电压VL的节点。第五晶体管T15可以在其栅极处接收第一开关信号SW1，可以在其漏极处耦接至第二晶体管T12的源极，并且可以在其源极处耦接至第四晶体管T14的漏极。第四晶体管T14可以基于第二输出信号OUT2进一步改变从第二晶体管T12的源极流向从其提供低电压VL的节点的电流量。第五晶体管T15可以基于第一开关信号SW1将第四晶体管T14选择性地耦接至第二晶体管T12的源极。第六晶体管T16可以在其栅极处接收延迟控制电压VC，并且可以在其源极处耦接至从其提供低电压VL的节点。第七晶体管T17可以在其栅极处接收第二开关信号SW2，可以在其漏极处耦接至第二晶体管T12的源极，并且可以在其源极处耦接至第六晶体管T16的漏极。第六晶体管T16还可以基于延迟控制电压VC来改变从第二晶体管T12的源极流向从其提供低电压VL的节点的电流量。第七晶体管T17可以基于第二开关信号SW2将第六晶体管T16选择性地耦接至第二晶体管T12的源极。

第三反相器21A可以包括第一晶体管T21和第二晶体管T22。第一晶体管T21可以是P沟道MOS晶体管。第二晶体管T22可以是N沟道MOS晶体管。第二电流源22A可以包括第三晶体管T23。第三晶体管T23可以是N沟道MOS晶体管。第二反馈电流源23A可以包括第四晶体管T24和第五晶体管T25。第四晶体管T24和第五晶体管T25中的每个可以是N沟道MOS晶体管。第二辅助电流源25A可以包括第六晶体管T26和第七晶体管T27。第六晶体管T26和第七晶体管T27中的每个可以是N沟道MOS晶体管。第一晶体管T21可以在其栅极处接收第一输出信号OUT1，可以在其源极处耦接至从其提供高电压VH的节点，并且可以在其漏极处耦接至第二输出节点ON2。第二输出信号OUT2可以通过第二输出节点ON2输出。第二晶体管T22可以在其栅极处接收第一输出信号OUT1，并且可以在其漏极处耦接至第二输出节点ON2。第三晶体管T23可以在其栅极处接收延迟控制电压VC，可以在其漏极处耦接至第二晶体管T22的源极，并且可以在其源极处耦接至从其提供低电压VL的节点。第三晶体管T23可以基于延迟控制电压VC来改变从第二晶体管T22的源极流向从其提供低电压VL的节点的电流量。第四晶体管T24可以在其栅极处接收从后续的延迟单元输出的输出信号OUT3，并且可以在其源极处耦接至从其提供低电压VL的节点。第五晶体管T25可以在其栅极处接收第一开关信号SW1，可以在其漏极处耦接至第二晶体管T22的源极，并且可以在其源极处耦接至第四晶体管T24的漏极。第四晶体管T24可以基于从后续的延迟单元输出的输出信号OUT3进一步改变从第二晶体管T22的源极流向从其提供低电压VL的节点的电流量。第五晶体管T25可以基于第一开关信号SW1将第四晶体管T24选择性地耦接至第二晶体管T22的源极。第六晶体管T26可以在其栅极处接收延迟控制电压VC，并且可以在其源极处耦接至从其提供低电压VL的节点。第七晶体管T27可以在其栅极处接收第二开关信号SW2，可以在其漏极处耦接至第二晶体管T22的源极，并且可以在其源极处耦接至第六晶体管T26的漏极。第六晶体管T26可以基于延迟控制电压VC进一步改变从第二晶体管T22的源极流向从其提供低电压VL的节点的电流量。第七晶体管T27可以基于第二开关信号SW2将第六晶体管T26选择性地耦接至第二晶体管T22的源极。

参照图10B，延迟线1000B可以包括第一延迟单元10B和第二延迟单元20B。第一延迟单元10B可以将输入信号IN反相，以生成第一输出信号OUT1。第一延迟单元10B可以反相驱动第一输出信号OUT1，以输出第一延迟时钟信号DCLK1。第二延迟单元20B可以将第一输出信号OUT1反相，以生成第二输出信号OUT2。第二延迟单元20B可以反相驱动第二输出信号OUT2，以输出第二延迟时钟信号DCLK2。第一延迟单元10B用于根据输入信号IN来上拉第一输出信号OUT1的上拉驱动力可以基于延迟控制电压VC和第二输出信号OUT2而改变。第二延迟单元20B用以根据第一输出信号OUT1来上拉第二输出信号OUT2的上拉驱动力可以基于延迟控制电压VC和从后续的延迟单元输出的输出信号OUT3而改变，该后续的延迟单元被布置在第二延迟单元20B之后并且配置为接收第二输出信号OUT2。在实施例中，随着延迟单元的上拉驱动力增加，从延迟单元输出的电压电平可以被快速改变并且延迟单元的延迟量可以减小。随着延迟单元的上拉驱动力减小，从延迟单元输出的电压电平可以缓慢变化，并且延迟单元的延迟量可以增加。

第一延迟单元10B可以包括第一反相器11B、第一电流源12B和第一反馈电流源13B。第一反相器11B可以接收输入信号IN，并且可以将输入信号IN反相，以生成第一输出信号OUT1。第一反相器11B可以耦接在从其提供高电压VH的节点与从其提供低电压VL的节点之间。第一反相器11B可以将输入信号IN反相。第一电流源12B可以耦接在第一反相器11B与从其提供高电压VH的节点之间。第一电流源12B可以接收延迟控制电压VC。第一电流源12B可以基于延迟控制电压VC来改变第一反相器11B的上拉驱动力，以改变第一延迟单元10B的延迟量。第一反馈电流源13B可以耦接在第一反相器11B与从其提供高电压VH的节点之间。第一反馈电流源13B可以接收第二输出信号OUT2。第一反馈电流源13B可以基于第二输出信号OUT2进一步改变第一反相器11B的上拉驱动力。在实施例中，第一反馈电流源13B可以进一步接收第一开关信号SW1。第一反馈电流源13B可以根据第一开关信号SW1选择性地耦接至第一反相器11B。第一延迟单元10B可以进一步包括第二反相器14B。第二反相器14B可以反相驱动第一输出信号OUT1以输出第一延迟时钟信号DCLK1。

在一个实施例中，第一延迟单元10B可以进一步包括第一辅助电流源15B。第一辅助电流源15B可以耦接在第一反相器11B和从其提供高电压VH的节点之间。第一辅助电流源15B可以接收延迟控制电压VC。第一辅助电流源15B可以基于延迟控制电压VC进一步改变第一反相器11B的上拉驱动力。在实施例中，第一辅助电流源15B可以进一步接收第二开关信号SW2。第一辅助电流源15B可以根据第二开关信号SW2选择性地耦接至第一反相器11B。

第二延迟单元20B可以包括第三反相器21B、第二电流源22B和第二反馈电流源23B。第三反相器21B可以接收第一输出信号OUT1并且可以将第一输出信号OUT1反相，以生成第二输出信号OUT2。第三反相器21B可以耦接在从其提供高电压VH的节点与从其提供低电压VL的节点之间。第三反相器21B可以将第一输出信号OUT1反相。第二电流源22B可以耦接在第三反相器21B与从其提供高电压VH的节点之间。第二电流源22B可以接收延迟控制电压VC。第二电流源22B可以基于延迟控制电压VC来改变第三反相器21B的上拉驱动力，以改变第二延迟单元20B的延迟量。第二反馈电流源23B可以耦接在第三反相器21B与从其提供高电压VH的节点之间。第二反馈电流源23B可以接收从后续的延迟单元输出的输出信号OUT3。第二反馈电流源23B可以基于从后续的延迟单元输出的输出信号OUT3进一步改变第三反相器21B的上拉驱动力。在实施例中，第二反馈电流源23B可以进一步接收第一开关信号SW1。第二反馈电流源23B可以根据第一开关信号SW1选择性地耦接至第三反相器21B。第二延迟单元20B可以进一步包括第四反相器24B。第四反相器24B可以反相驱动第二输出信号OUT2以输出第二延迟时钟信号DCLK2。

在一个实施例中，第二延迟单元20B可以进一步包括第二辅助电流源25B。第二辅助电流源25B可以耦接在第三反相器21B与从其提供高电压VH的节点之间。第二辅助电流源25B可以接收延迟控制电压VC。第二辅助电流源25B可以基于延迟控制电压VC进一步改变第三反相器21B的上拉驱动力。在实施例中，第二辅助电流源25B可以进一步接收第二开关信号SW2。第二辅助电流源25B可以根据第二开关信号SW2选择性地耦接至第三反相器21B。

第一反相器11B可以包括第一晶体管T31和第二晶体管T32。第一晶体管T31可以是P沟道MOS晶体管。第二晶体管T32可以是N沟道MOS晶体管。第一电流源12B可以包括第三晶体管T33。第三晶体管T33可以是P沟道MOS晶体管。第一反馈电流源13B可以包括第四晶体管T34和第五晶体管T35。第四晶体管T34和第五晶体管T35中的每个可以是P沟道MOS晶体管。第一辅助电流源15B可以包括第六晶体管T36和第七晶体管T37。第六晶体管T36和第七晶体管T37中的每个可以是P沟道MOS晶体管。第一晶体管T31可以在其栅极处接收输入信号IN，可以在其源极处耦接至从其提供高电压VH的节点，并且可以在其漏极处耦接至第一输出节点ON1。第一输出信号OUT1可以通过第一输出节点ON1输出。第二晶体管T32可以在其栅极处接收输入信号IN，并且可以在其漏极处耦接至第一输出节点ON1。第三晶体管T33可以在其栅极处接收延迟控制电压VC，可以在其源极处耦接至从其提供高电压VH的节点，并且可以在其漏极处耦接至第一晶体管T31的源极。第三晶体管T33可以基于延迟控制电压VC来改变从其提供高电压VH的节点流向第一晶体管T31的源极的电流量。第四晶体管T34可以在其栅极处接收第二输出信号OUT2，并且可以在其源极处耦接至从其提供高电压VH的节点。第五晶体管T35可以在其栅极处接收第一开关信号SW1，可以在其源极处耦接至第四晶体管T34的漏极，并且可以在其漏极处耦接至第一晶体管T31的源极。第四晶体管T34可以基于第二输出信号OUT2进一步改变从其提供高电压VH的节点流向第一晶体管T31的源极的电流量。第五晶体管T35可以基于第一开关信号SW1将第四晶体管T34选择性地耦接至第一晶体管T31的源极。第六晶体管T36可以在其栅极处接收延迟控制电压VC，并且可以在其源极处耦接至从其提供高电压VH的节点。第七晶体管T37可以在其栅极处接收第二开关信号SW2，可以在其源极处耦接至第六晶体管T36的漏极，并且可以在其漏极处耦接至第一晶体管T31的源极。第六晶体管T36可以基于延迟控制电压VC进一步改变从其提供高电压VH的节点流向第一晶体管T31的源极的电流量。第七晶体管T37可以基于第二开关信号SW2将第六晶体管T36选择性地耦接至第一晶体管T31的源极。

第三反相器21B可以包括第一晶体管T41和第二晶体管T42。第一晶体管T41可以是P沟道MOS晶体管。第二晶体管T42可以是N沟道MOS晶体管。第二电流源22B可以包括第三晶体管T43。第三晶体管T43可以是P沟道MOS晶体管。第二反馈电流源23B可以包括第四晶体管T44和第五晶体管T45。第四晶体管T44和第五晶体管T45中的每个可以是P沟道MOS晶体管。第二辅助电流源25B可以包括第六晶体管T46和第七晶体管T47。第六晶体管T46和第七晶体管T47中的每个可以是P沟道MOS晶体管。第一晶体管T41可以在其栅极处接收第一输出信号OUT1，可以在其源极处耦接至从其提供高电压VH的节点，并且可以在其漏极处耦接至第二输出节点ON2。第二输出信号OUT2可以通过第二输出节点ON2输出。第二晶体管T42可以在其栅极处接收第一输出信号OUT1，并且可以在其漏极处耦接至第二输出节点ON2。第三晶体管T43可以在其栅极处接收延迟控制电压VC，可以在其源极处耦接至从其提供高电压VH的节点，并且可以在其漏极处耦接至第一晶体管T41的源极。第三晶体管T43可以基于延迟控制电压VC来改变从其提供高电压VH的节点流向第一晶体管T41的源极的电流量。第四晶体管T44可以在其栅极处接收从后续的延迟单元输出的输出信号OUT3，并且可以在其源极处耦接至从其提供高电压VH的节点。第五晶体管T45可以在其栅极处接收第一开关信号SW1，可以在其源极处耦接至第四晶体管T44的漏极，并且可以在其漏极处耦接至第一晶体管T41的源极。第四晶体管T44可以基于第二输出信号OUT2进一步改变从其提供高电压VH的节点流向第一晶体管T41的源极的电流量。第五晶体管T45可以基于第一开关信号SW1将第四晶体管T44选择性地耦接至第一晶体管T41的源极。第六晶体管T46可以在其栅极处接收延迟控制电压VC，并且可以在其源极处耦接至从其提供高电压VH的节点。第七晶体管T47可以在其栅极处接收第二开关信号SW2，可以在其源极处耦接至第六晶体管T46的漏极，并且可以在其漏极处耦接至第一晶体管T41的源极。第六晶体管T46可以基于延迟控制电压VC进一步改变从其提供高电压VH的节点流向第一晶体管T41的源极的电流量。第七晶体管T47可以基于第二开关信号SW2将第六晶体管T46选择性地耦接至第一晶体管T41的源极。

参照图10C，延迟线1000C可以包括第一延迟单元10C和第二延迟单元20C。第一延迟单元10C可以将输入信号IN反相，以生成第一输出信号OUT1。第一延迟单元10C可以反相驱动第一输出信号OUT1，以输出第一延迟时钟信号DCLK1。第二延迟单元20C可以将第一输出信号OUT1反相，以生成第二输出信号OUT2。第二延迟单元20C可以反相驱动第二输出信号OUT2，以输出第二延迟时钟信号DCLK2。第一延迟单元10C用以根据输入信号IN来上拉第一输出信号OUT1的上拉驱动力可以基于上拉延迟控制电压VCP和第二输出信号OUT2而改变。第一延迟单元10C用以根据输入信号IN来下拉第一输出信号OUT1的下拉驱动力可以基于下拉延迟控制电压VCN和第二输出信号OUT2而改变。第二延迟单元20C用以根据第一输出信号OUT1来上拉第二输出信号OUT2的上拉驱动力可以基于上拉延迟控制电压VCP和从后续的延迟单元输出的输出信号OUT3而改变，该后续的延迟单元被布置在第二延迟单元20C之后并且被配置为接收第二输出信号OUT2。第二延迟单元20C用以根据第一输出信号OUT1来下拉第二输出信号OUT2的下拉驱动力可以基于下拉延迟控制电压VCN和从后续的延迟单元输出的输出信号OUT3而改变。第一延迟单元10C可以包括第一反相器11C、第一电流源12C、第二电流源13C、第一反馈电流源14C和第二反馈电流源15C。第一延迟单元10C可以进一步包括第二反相器16C、第一辅助电流源17C和第二辅助电流源18C。第二延迟单元20C可以包括第三反相器22C、第三电流源22C、第四电流源23C、第三反馈电流源24C和第四反馈电流源25C。第二延迟单元20C可以进一步包括第四反相器26C、第三辅助电流源27C和第四辅助电流源28C。可以通过合并分别在图10A和图10B中示出的延迟线1000A和1000B的配置来配置延迟线1000C。

第一反相器11C可以接收输入信号IN并且可以将输入信号IN反相，以生成第一输出信号OUT1。第一电流源12C可以耦接在第一反相器11C和从其提供高电压VH的节点之间。第一电流源12C可以接收上拉延迟控制电压VCP。第一电流源12C可以基于上拉延迟控制电压VCP来改变第一反相器11C的上拉驱动力，以改变第一延迟单元10C的延迟量。第二电流源13C可以耦接在第一反相器11C与从其提供低电压VL的节点之间。第二电流源13C可以接收下拉延迟控制电压VCN。第二电流源13C可以基于下拉延迟控制电压VCN来改变第一反相器11C的下拉驱动力，以改变第一延迟单元10C的延迟量。第一反馈电流源14C可以耦接在第一反相器11C和从其提供高电压VH的节点之间。第一反馈电流源14C可以接收第二输出信号OUT2。第一反馈电流源14C可以基于第二输出信号OUT2进一步改变第一反相器11C的上拉驱动力。在实施例中，第一反馈电流源14C可以进一步接收第一开关信号SW1的互补信号SW1B。第一反馈电流源14C可以根据互补信号SW1B选择性地耦接至第一反相器11C。第二反馈电流源15C可以接收第二输出信号OUT2。第二反馈电流源15C可以耦接在第一反相器11C与从其提供低电压VL的节点之间。第二反馈电流源15C可以基于第二输出信号OUT2进一步改变第一反相器11C的下拉驱动力。在实施例中，第二反馈电流源15C可以进一步接收第一开关信号SW1。第二反馈电流源15C可以根据第一开关信号SW1选择性地耦接至第一反相器11C。第二反相器16C可以反相驱动第一输出信号OUT1以输出第一延迟时钟信号DCLK1。第一辅助电流源17C可以耦接在第一反相器11C和从其提供高电压VH的节点之间。第一辅助电流源17C可以接收上拉延迟控制电压VCP。第一辅助电流源17C可以基于上拉延迟控制电压VCP进一步改变第一反相器11C的上拉驱动力。在实施例中，第一辅助电流源17C可以进一步接收第二开关信号SW2的互补信号SW2B。第一辅助电流源17C可以根据互补信号SW2B选择性地耦接至第一反相器11C。第二辅助电流源18C可以耦接在第一反相器11C和从其提供低电压VL的节点之间。第二辅助电流源18C可以接收下拉延迟控制电压VCN。第二辅助电流源18C可以基于下拉延迟控制电压VCN进一步改变第一反相器11C的下拉驱动力。在实施例中，第二辅助电流源18C可以进一步接收第二开关信号SW2。第二辅助电流源18C可以根据第二开关信号SW2选择性地耦接至第一反相器11C。

第三反相器21C可以接收第一输出信号OUT1，并且可以将第一输出信号OUT1反相，以生成第二输出信号OUT2。第三电流源22C可以耦接在第二反相器21C与从其提供高电压VH的节点之间。第三电流源22C可以接收上拉延迟控制电压VCP。第三电流源22C可以基于上拉延迟控制电压VCP来改变第二反相器21C的上拉驱动力，以改变第二延迟单元20C的延迟量。第四电流源23C可以耦接在第三反相器21C与从其提供低电压VL的节点之间。第四电流源23C可以接收下拉延迟控制电压VCN。第四电流源23C可以基于下拉延迟控制电压VCN来改变第三反相器21C的下拉驱动力，以改变第二延迟单元20C的延迟量。第三反馈电流源24C可以耦接在第三反相器21C与从其提供高电压VH的节点之间。第三反馈电流源24C可以接收从后续的延迟单元输出的输出信号OUT3。第三反馈电流源24C可以基于从后续的延迟单元输出的输出信号OUT3进一步改变第三反相器21C的上拉驱动力。在实施例中，第三反馈电流源24C可以进一步接收第一开关信号SW1的互补信号SW1B。第三反馈电流源24C可以根据互补信号SW1B选择性地耦接至第三反相器21C。第四反馈电流源25C可以接收从后续的延迟单元输出的输出信号OUT3。第四反馈电流源25C可以耦接在第三反相器21C与从其提供低电压VL的节点之间。第四反馈电流源25C可以基于从后续的延迟单元输出的输出信号OUT3进一步改变第三反相器21C的下拉驱动力。在实施例中，第四反馈电流源25C可以进一步接收第一开关信号SW1。第四反馈电流源25C可以根据第一开关信号SW1选择性地耦接至第三反相器21C。第四反相器26C可以反相驱动第二输出信号OUT2以输出第二延迟时钟信号DCLK2。第三辅助电流源27C可以耦接在第三反相器21C和从其提供高电压VH的节点之间。第三辅助电流源27C可以接收上拉延迟控制电压VCP。第三辅助电流源27C可以基于上拉延迟控制电压VCP进一步改变第三反相器21C的上拉驱动力。在实施例中，第三辅助电流源27C可以进一步接收第二开关信号SW2的互补信号SW2B。第三辅助电流源27C可以根据互补信号SW2B选择性地耦接至第三反相器21C。第四辅助电流源28C可以耦接在第三反相器21C与从其提供低电压VL的节点之间。第四辅助电流源28C可以接收下拉延迟控制电压VCN。第四辅助电流源28C可以基于下拉延迟控制电压VCN进一步改变第三反相器21C的下拉驱动力。在实施例中，第四辅助电流源28C可以进一步接收第二开关信号SW2。第四辅助电流源28C可以根据第二开关信号SW2选择性地耦接至第三反相器21C。

图11是示出根据实施例的半导体装置1100的配置的图。参照图11，半导体装置1100可以接收时钟信号CLK，并且可以对时钟信号CLK执行延迟锁定操作，以生成多个内部时钟信号。半导体装置1100可以包括延迟锁定环电路，以便从时钟信号CLK生成多个内部时钟信号。半导体装置1100可以包括时钟接收器1110、分频电路1120、第一延迟锁定环1130、第二延迟锁定环1140和时钟生成电路1150。时钟接收器1110可以接收从半导体装置1100的外部提供的时钟信号CLK。时钟接收器1110可以缓冲时钟信号CLK以输出经缓冲的时钟信号CLKR。分频电路1120可以接收经缓冲的时钟信号CLKR和频率信息信号EN。频率信息信号EN可以具有关于半导体装置1100是以相对高的频率还是以相对低的频率进行操作的信息。例如，当半导体装置1100以高频操作时，可以使能频率信息信号EN。例如，当半导体装置1100以比所述高频低的低频工作时，频率信息信号EN可以被禁止。分频电路1120可以接收经缓冲的时钟信号CLKR，并且可以对经缓冲的时钟信号CLKR进行分频，以生成经分频的时钟信号ICLK。分频电路1120可以提供经分频的时钟信号ICLK作为参考时钟信号。分频电路1120可以基于频率信息信号EN选择性地输出经缓冲的时钟信号CLKR。例如，当频率信息信号EN被禁止时，分频电路1120可以将经分频的时钟信号ICLK以及经缓冲的时钟信号CLKR一起输出给第一延迟锁定环1130。

第一延迟锁定环1130可以是包括至少一个数控延迟线的数字延迟锁定环。第一延迟锁定环1130可以接收参考时钟信号、频率信息信号EN、第一输出时钟信号ICLKD1和第二输出时钟信号ICLKD2。第一延迟锁定环1130可以基于参考时钟信号以及基于频率信息信号EN在第一输出时钟信号ICLKD1和第二输出时钟信号ICLKD2之间选择的一个信号来执行延迟锁定操作。第一延迟锁定环1130可以接收从分频电路1120生成的经分频的时钟信号ICLK作为参考时钟信号。第一延迟锁定环1130可以延迟参考时钟信号，以生成第一延迟锁定时钟信号CLKDLL1。第一延迟锁定环1130可以延迟经缓冲的时钟信号CLKR，以生成第二延迟锁定时钟信号CLKDLL2。当频率信息信号EN被使能时，第一延迟锁定环1130可以基于第一输出时钟信号ICLKD1和经分频的时钟信号ICLK执行延迟锁定操作，并且可以延迟经分频的时钟信号ICLK，以生成第一延迟锁定时钟信号CLKDLL1。当频率信息信号EN被禁止时，第一延迟锁定环1130可以基于第二输出时钟信号ICLKD2和经分频的时钟信号ICLK执行延迟锁定操作，并且可以延迟经缓冲的时钟信号CLKR，以生成第二延迟锁定时钟信号CLKDLL2。

第二延迟锁定环1140可以是包括压控延迟线的模拟延迟锁定环。第二延迟锁定环1140可以接收第一延迟锁定时钟信号CLKDLL1，以生成第一输出时钟信号ICLKD1。第二延迟锁定环1140可以基于第一延迟锁定时钟信号CLKDLL1和第一输出时钟信号ICLKD1对第一延迟锁定时钟信号CLKDLL1执行延迟锁定操作，以生成第一输出时钟信号ICLKD1。第二延迟锁定环1140可以延迟第一延迟锁定时钟信号CLKDLL1，以生成第一组多个输出时钟信号ICLKD1、QCLKD1、IBCLKD1和QBCLKD1。可以提供第一组多个输出时钟信号ICLKD1、QCLKD1、IBCLKD1和QBCLKD1中的一个作为第一输出时钟信号ICLKD1。

时钟生成电路1150可以接收第二延迟锁定时钟信号CLKDLL2。时钟生成电路1150可以基于第二延迟锁定时钟信号CLKDLL2来生成第二输出时钟信号ICLKD2。时钟生成电路1150可以从第二延迟锁定时钟信号CLKDLL2生成第二组多个输出时钟信号ICLKD2、QCLKD2、IBCLKD2和QBCLKD2。可以提供第二组多个输出时钟信号ICLKD2、QCLKD2、IBCLKD2和QBCLKD2中的一个作为第二输出时钟信号ICLKD2。时钟生成电路1150可以进一步接收频率信息信号EN。基于频率信息信号EN，时钟生成电路1150可以输出第一组多个输出时钟信号ICLKD1、QCLKD1、IBCLKD1和QBCLKD1与第二组多个输出时钟信号ICLKD2、QCLKD2、IBCLKD2和QBCLKD2之中的一组作为多个内部时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD。当频率信息信号EN被使能时，时钟生成电路1150可以输出第一组多个输出时钟信号ICLKD1、QCLKD1、IBCLKD1和QBCLKD1作为多个内部时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD。当频率信息信号EN被禁止时，时钟生成电路1150可以输出第二组多个输出时钟信号ICLKD2、QCLKD2、IBCLKD2和QBCLKD2作为多个内部时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD。

当半导体装置1100以高频操作时，频率信息信号EN可以被使能，并且可以通过第一延迟锁定环1130和第二延迟锁定环1140执行延迟锁定操作。分频电路1120可以将经缓冲的时钟信号CLKR分频，以输出经分频的时钟信号ICLK作为参考时钟信号。第一延迟锁定环1130可以基于经分频的时钟信号ICLK和第一输出时钟信号ICLKD1执行延迟锁定操作，以生成第一延迟锁定时钟信号CLKDLL1。当第一延迟锁定环1130的延迟锁定操作完成时，第二延迟锁定环1140可以对从第一延迟锁定环1130提供的第一延迟锁定时钟信号CLKDLL1执行延迟锁定操作。第二延迟锁定环1140可以对第一延迟锁定时钟信号CLKDLL1执行延迟锁定操作，以生成第一组多个输出时钟信号ICLKD1、QCLKD1、IBCLKD1和QBCLKD1。时钟生成电路1150可以输出从第二延迟锁定环1140输出的第一组多个输出时钟信号ICLKD1、QCLKD1、IBCLKD1和QBCLKD1作为多个内部时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD。

当半导体装置1100以低频操作时，可以禁止频率信息信号EN，并且可以通过第一延迟锁定环1130执行延迟锁定操作。分频电路1120可以输出经分频的时钟信号ICLK作为参考时钟信号，并且可以将经缓冲的时钟信号CLKR与经分频的时钟信号ICLK一起输出。第一延迟锁定环1130可以基于经分频的时钟信号ICLK和第二输出时钟信号ICLKD2执行延迟锁定操作，并且可以延迟经缓冲的时钟信号CLKR，以生成第二延迟锁定时钟信号CLKDLL2。当第一延迟锁定环1130的延迟锁定操作完成时，时钟生成电路1150可以从第一延迟锁定环1130接收第二延迟锁定时钟信号CLKDLL2。时钟生成电路1150可以基于第二延迟锁定时钟信号CLKDLL2生成第二组多个输出时钟信号ICLKD2、QCLKD2、IBCLKD2和QBCLKD2。时钟生成电路1150可以输出第二组多个输出时钟信号ICLKD2、QCLKD2、IBCLKD2和QBCLKD2作为多个内部时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD。

分频电路1120可以包括时钟分频器1121和门控电路1122。时钟分频器1121可以接收经缓冲的时钟信号CLKR，并且可以对经缓冲的时钟信号CLKR进行分频。例如，时钟分频器1121可以将经缓冲的时钟信号CLKR以2分频，以生成四个经分频的时钟信号。时钟分频器1121可以输出四个经分频的时钟信号之一作为参考时钟信号。例如，时钟分频器1121可以输出一个经分频的时钟信号ICLK作为参考时钟信号，该经分频的时钟信号ICLK在四个经分频的时钟信号之中具有与经缓冲的时钟信号CLKR的相位相对应的相位。门控电路1122可以基于频率信息信号EN选择性地输出经缓冲的时钟信号CLKR。门控电路1122可以接收经缓冲的时钟信号CLKR以及频率信息信号EN的互补信号ENB。门控电路1122可以通过频率信息信号EN的互补信号ENB来门控经缓冲的时钟信号CLKR。门控电路1122可以包括与门。当禁止频率信息信号EN或使能频率信息信号EN的互补信号ENB时，门控电路1122可以将经缓冲的时钟信号CLKR输出到第一延迟锁定环1130。

第一延迟锁定环1130可以包括高频延迟线1131、低频延迟线1132、复制器1133、第一相位检测器1134和延迟控制器1135。每个高频延迟线1131和低频延迟线1132可以是数控延迟线。高频延迟线1131可被称为高频数控延迟线，低频延迟线1132可被称为低频数控延迟线。高频延迟线1131可以接收经分频的时钟信号ICLK、延迟控制信号DC和频率信息信号EN。当使能频率信息信号EN时，高频延迟线1131可以基于延迟控制信号DC来延迟经分频的时钟信号ICLK，以生成第一延迟锁定时钟信号CLKDLL1。当禁止频率信息信号EN时，高频延迟线1131可以被去激活。低频延迟线1132可以接收经缓冲的时钟信号CLKR和延迟控制信号DC。低频延迟线1132可以基于延迟控制信号DC来延迟经缓冲的时钟信号CLKR，以生成第二延迟锁定时钟信号CLKDLL2。

复制器1133可以接收第一输出时钟信号ICLKD1和第二输出时钟信号ICLKD2之中的一个。当频率信息信号EN被使能时，复制器1133可以接收第一输出时钟信号ICLKD1，并且可以将第一输出时钟信号ICLKD1延迟建模的延迟时间的量，以生成第一反馈时钟信号FBCLK1。当频率信息信号EN被禁止时，复制器1133可以接收第二输出时钟信号ICLKD2，并且可以将第二输出时钟信号ICLKD2延迟建模的延迟时间的量，以生成第一反馈时钟信号FBCLK1。在实施例中，复制器1133可以被修改为接收从内部时钟生成电路1150输出的多个内部时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD中的一个，而不管频率信息信号EN如何。例如，可以修改复制器1133，以接收内部时钟信号ICLKD，该内部时钟信号ICLKD具有与多个内部时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD之中的第一输出时钟信号ICLKD1和第二输出时钟信号ICLKD2相对应的相位。

第一相位检测器1134可以比较被提供作为参考时钟信号的经分频的时钟信号ICLK与第一反馈时钟信号FBCLK1之间的相位，以生成第一相位检测信号PD1。延迟控制器1135可以基于第一相位检测信号PD1来生成延迟控制信号DC。延迟控制器1135可以根据第一相位检测信号PD1的逻辑电平来增大或减小延迟控制信号DC的值。延迟控制信号DC可以被共同地提供给高频延迟线1131和低频延迟线1132。高频延迟线1131和低频延迟线1132的延迟量可以基于延迟控制信号DC而设置。

第一延迟锁定环1130可以进一步包括时钟选择器1136。时钟选择器1136可以接收第一输出时钟信号ICLKD1、第二输出时钟信号ICLKD2和频率信息信号EN。时钟选择器1136可以基于频率信息信号EN来接收第一输出时钟信号ICLKD1和第二输出时钟信号ICLKD2之中的一个。时钟选择器1136可以耦接至复制器1133。从时钟选择器1136输出的时钟信号可以被输入到复制器1133。当频率信息信号EN被使能时，时钟选择器1136可以输出第一输出时钟信号ICLKD1到复制器1133。当频率信息信号EN被禁止时，时钟选择器1136可以将第二输出时钟信号ICLKD2输出到复制器1133。

第二延迟锁定环1140可以包括压控延迟线1141、校准电路1142、第二相位检测器1143和电荷泵1144。压控延迟线1141可以接收第一延迟锁定时钟信号CLKDLL1和延迟控制电压VC。压控延迟线1141可以基于延迟控制电压VC来延迟第一延迟锁定时钟信号CLKDLL1，以生成第一输出时钟信号ICLKD1和第二反馈时钟信号FBCLK2。压控延迟线1141可以延迟第一延迟锁定时钟信号CLKDLL1，以生成除第一输出时钟信号ICLKD1之外的第一组多个输出时钟信号QCLKD1、IBCLKD1和QBCLKD1。校准电路1142可以接收第一输出时钟信号ICLKD1和第二反馈时钟信号FBCLK2。校准电路1142可以检测第一输出时钟信号ICLKD1和第二反馈时钟信号FBCLK2的相位。校准电路1142可以延迟第一输出时钟信号ICLKD1，以生成延迟的参考时钟信号REFD。校准电路1142可以延迟第二反馈时钟信号FBCLK2，以生成延迟的反馈时钟信号FEBD。校准电路1142可以补偿第一输出时钟信号ICLKD1和第二反馈时钟信号FBCLK2之间的相位误差，该相位误差可以由于第二延迟锁定环1140的配置而发生。因此，第二延迟锁定环1140执行精确的延迟锁定操作。图4所示的校准电路420可以被应用为校准电路1142。第二相位检测器1143可以接收延迟的参考时钟信号REFD和延迟的反馈时钟信号FEBD。第二相位检测器1143可以检测延迟的参考时钟信号REFD和延迟的反馈时钟信号FEBD的相位，以生成第二相位检测信号PD2。第二相位检测信号PD2可以包括上升信号UP和下降信号DN。电荷泵1144可以接收第二相位检测信号PD2。电荷泵1144可以基于第二相位检测信号PD2生成延迟控制电压VC。电荷泵1144可以基于上升信号UP来升高延迟控制电压VC的电压电平，并且可以基于下降信号DN来降低延迟控制电压VC的电压电平。

时钟生成电路1150可以包括多相时钟生成器1151和时钟选择器1152。多相时钟生成器1151可以接收第二延迟锁定时钟信号CLKDLL2。多相时钟生成器1151可以从第二延迟锁定时钟信号CLKDLL2生成第二组多个输出时钟信号ICLKD2、QCLKD2、IBCLKD2和QBCLKD2。多相时钟生成器1151可以对第二延迟锁定时钟信号CLKDLL2的相位进行分频，并且对第二延迟锁定时钟信号CLKDLL2的频率进行分频，以生成其间具有预定相位差的第二组多个输出时钟信号ICLKD2、QCLKD2、IBCLKD2和QBCLKD2。尽管未示出，但是多相时钟生成器1151可以包括诸如分相器、分频器等的配置。时钟选择器1152可以接收频率信息信号EN、第一组多个输出时钟信号ICLKD1、QCLKD1、IBCLKD1和QBCLKD1以及第二组多个输出时钟信号ICLKD2、QCLKD2、IBCLKD2和QBCLKD2。基于频率信息信号EN，时钟选择器1152可以输出第一组多个输出时钟信号ICLKD1、QCLKD1、IBCLKD1和QBCLKD1以及第二组多个输出时钟信号ICLKD2、QCLKD2、IBCLKD2和QBCLKD2之中的一组作为多个内部时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD。当频率信息信号EN被使能时，时钟选择器1152可以输出第一组多个输出时钟信号ICLKD1、QCLKD1、IBCLKD1和QBCLKD1作为多个内部时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD。当频率信息信号EN被禁止时，时钟选择器1152可输出第二组多个输出时钟信号ICLKD2、QCLKD2、IBCLKD2和QBCLKD2作为多个内部时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD。

半导体装置1100可以包括命令接收器1210、命令解码器1220、命令延迟线1230、时钟生成复制器1240、延迟单元复制器1250、命令选择器1260和同步电路1270。命令接收器1210可以接收从半导体装置1100的外部提供的命令信号CMD。命令信号CMD可以是用于控制半导体装置1100执行各种操作的控制信号。命令信号CMD可以包括不同种类的多个信号。命令解码器1220可以对通过命令接收器1210提供的命令信号CMD进行解码，以生成内部命令信号ICMD。命令解码器1220可以基于命令信号CMD生成各种内部命令信号ICMD。例如，内部命令信号ICMD可以包括但不限于激活命令信号、预充电命令信号、读取命令信号、写入命令信号、片上终止命令信号、刷新命令信号等等。命令解码器1220可以基于经缓冲的时钟信号CLKR来锁存通过命令接收器1210提供的命令信号CMD。命令解码器1220可以解码锁存的命令信号，以生成内部命令信号ICMD。

命令延迟线1230可以接收内部命令信号ICMD和延迟控制信号DC。命令延迟线1230可以基于延迟控制信号DC来延迟内部命令信号ICMD，以生成延迟的命令信号DCMD。可以基于延迟控制信号DC来设置命令延迟线1230的延迟量。命令延迟线1230可以具有与高频延迟线1131和/或低频延迟线1132基本相同的配置。由于命令延迟线1230、频率延迟线1131和低频延迟线1132共同接收延迟控制信号DC，命令延迟线1230的延迟量可以被设置为与高频延迟线1131的延迟量和/或低频延迟线1132的延迟量基本相同。内部命令信号ICMD可以通过命令延迟线1230被延迟与通过高频延迟线1131或低频延迟线1132来延迟经分频的时钟信号ICLK或经缓冲的时钟信号CLKR的时间同样的时间。

时钟生成复制器1240可以延迟所述延迟的命令信号DCMD，以生成额外延迟的命令信号。时钟生成复制器1240可以是时钟生成电路1150所建模成的电路。时钟生成复制器1240可以将延迟的命令信号DCMD进一步延迟如下时间：该时间是时钟生成电路1150生成第二组多个输出时钟信号ICLKD2、QCLKD2、IBCLKD2和QBCLKD2所花费的时间。时钟生成电路1150可以从通过低频延迟线1132延迟的第二延迟锁定时钟信号CLKDLL2来生成第二组多个输出时钟信号ICLKD2、QCLKD2、IBCLKD2和QBCLKD2。因此，时钟生成复制器1240可以将延迟的命令信号DCMD延迟如下时间：该时间是从第二延迟锁定时钟信号CLKDLL2生成第二组多个输出时钟信号ICLKD2、QCLKD2、IBCLKD2和QBCLKD2所花费的时间，从而将从时钟生成复制器1240输出的命令信号的时序匹配于该第二组多个输出时钟信号ICLKD2、QCLKD2、IBCLKD2和QBCLKD2的相位。

延迟单元复制器1250可以是配置压控延迟线1141的多个延迟单元中的至少一个所建模成的电路。延迟单元复制器1250中包括的多个延迟单元可以对应于用于从第一延迟锁定时钟信号CLKDLL1生成第一输出时钟信号ICLKD1的多个延迟单元。例如，当第一延迟锁定时钟信号CLKDLL1通过一个延迟单元被延迟以被生成作为压控延迟线1141内的第一输出时钟信号ICLKD1时，延迟单元复制器1250可以被配置为包括一个延迟单元。延迟单元复制器1250可以接收延迟的命令信号DCMD和延迟控制信号DC，并且可以基于延迟控制电压VC将延迟的命令信号DCMD延迟，以生成额外延迟的命令信号。通过高频延迟线1131延迟的第一延迟锁定时钟信号CLKDLL1可以通过第二延迟锁定环1140的压控延迟线1141进一步延迟。延迟单元复制器1250可以将延迟的命令信号DCMD延迟如下时间：该时间是从第一延迟锁定时钟信号CLKDLL1生成第一组多个输出时钟信号ICLKD1、QCLKD1、IBCLKD1和QBCLKD1所花费的时间，从而使从延迟单元复制器1250输出的命令信号的时序匹配于该第一组多个输出时钟信号ICLKD1、QCLKD1、IBCLKD1和QBCLKD1的相位。

命令选择器1260可以接收来自时钟生成复制器1240的输出信号、来自延迟单元复制器1250的输出信号以及频率信息信号EN。基于频率信息信号EN，命令选择器1260可以输出时钟生成复制器1240的输出信号与延迟单元复制器1250的输出信号之中的一个作为异步命令信号ASCMD。当频率信息信号EN被使能时，命令选择器1260可以输出来自延迟单元复制器1250的输出信号作为异步命令信号ASCMD。当频率信息信号EN被禁止时，命令选择器1260可以输出来自时钟生成复制器1240的输出信号作为异步命令信号ASCMD。

同步电路1270可以接收异步命令信号ASCMD以及多个内部时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD中的一个。例如，同步电路1270可以接收内部时钟信号ICLKD。同步电路1270可以改变异步命令信号ASCMD的域。同步电路1270可以将异步命令信号ASCMD与内部时钟信号ICLKD同步，以输出同步命令信号SCMD。同步电路1270可以将异步命令信号ASCMD转换为与内部时钟信号ICLKD同步的同步命令信号SCMD。半导体装置1100的内部电路可以利用同步命令信号SCMD。在实施例中，可以修改同步电路1270，以生成与内部时钟信号QCLKD同步的同步命令信号SCMD。

尽管以上已经描述了特定实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，不应基于所描述的实施例来限制延迟线、延迟锁定环电路以及使用它们的半导体装置。不同的是，当结合以上描述和附图时，本文描述的延迟线、延迟锁定环电路和使用它们的半导体装置应当仅根据所附权利要求来限制。