用于减少半导体装置中存取装置亚阈值泄漏的设备和方法

摘要

本申请涉及用于减少半导体装置中存取装置亚阈值泄漏的设备和方法。在一些实例中，非作用字线电压控制IWVC电路可以被配置成在激活多个存储体中的一个存储体之后的某一持续时间之后向与所述存储体相关联的相应子字驱动器提供非作用电势(从默认关断状态字线电压VNWL到低于所述默认VNWL的减小电压VNWL)。所述IWVC电路还可以被配置成响应于对所述存储体进行预充电而向相应子字驱动器提供所述默认VNWL。所述IWVC电路可以包含复用器，所述复用器耦合到所述子字驱动器并且被配置成响应于VNWL控制信号而向所述相应子字驱动器提供所述默认VNWL或所述减小电压VNWL。所述IWVC电路还可以包含时间控制电路，所述时间控制电路被配置成响应于时钟信号和时间控制信号而提供所述VNWL控制信号。

说明书

技术领域

本公开涉及半导体装置，特别涉及用于减少半导体装置中存取装置亚阈值泄漏的设备和方法

背景技术

半导体存储器装置(例如，DRAM(动态随机存取存储器))包含具有在字线和位线之间的交叉处设置的存储器单元的存储器单元阵列。半导体存储器装置可以包含分层结构的主字线和子字线。主字线是位于上层的字线，并且由行地址的第一部分选择。子字线是位于下层的字线，并且基于相对应的主字线(MWL)和字驱动器线(FX)来选择，所述字驱动器线由行地址的第二部分选择。

由于半导体制造中的阵列存取装置的缩减(例如，晶体管电路的间距尺寸变小以及需要重新平衡注入物的掺杂)，固有的存取装置关断状态泄漏增加。这种存取装置IOFF泄漏的增加可能导致存储器装置的可靠性降低。例如，当感测放大器将位线驱动到“0”时，可能会影响存储数据“1”的单元。这种存取装置IOFF泄漏的增加已限制了存储器单元的进一步缩放。因此，减少存取装置IOFF泄漏是所期望的。

发明内容

本申请的一方面涉及一种设备，其包括：多个子字线；多个子字驱动器，其被配置成响应于激活命令而以作用电压来驱动所述多个子字线中的一个选择子字线并以非作用电压来驱动所述多个子字线中的未选择子字线；和非作用字线电压控制电路，其耦合到所述多个子字线驱动器中的每一个，所述非作用字线电压控制电路被配置成响应于所述激活命令而将所述非作用电压从第一关断状态字线电压(VNWL)移位到低于所述第一VNWL的第二VNWL。

本申请的另一方面涉及一种设备，其包括：多个字驱动器，其被配置成驱动耦合到存储器单元阵列的多个字驱动器线；非作用字线电压控制电路，其被配置成向所述多个字驱动器提供关断状态字线电压(VNWL)，并且进一步被配置成：响应于激活信号而将所述VNWL从第一电压切换到第二电压，其中所述第二电压是从所述第一电压减小的电压。

本申请的另一方面涉及一种设备，其包括：多个存储体；和多个子字驱动器，每个子字驱动器分别耦合到多个存储体中的一个存储体，并且被配置成向所述存储体提供子字线信号，其中每个子字驱动器包括：电路，其被配置成接收主字信号和字线驱动信号，并且被配置成响应于作用主字信号而向所述子字线信号提供所述字线驱动信号的电压并响应于非作用主字信号而向所述子字线信号提供非作用电势；其中所述非作用电势响应于第一存储体的激活而被提供第一关断状态字线电压(VNWL)，并且在所述第一存储体的所述激活之后的某一持续时间之后提供第二VNWL，其中所述第二VNWL是低于所述第一VNWL的电压。

本申请的又一方面涉及一种方法，其包括：激活多个存储体中的一个存储体；响应于激活所述多个存储体中的所述存储体而向与所述存储体相关联的字驱动器提供作用激活信号；响应于激活所述存储体而提供第一关断状态字线电压(VNWL)作为与所述存储体相关联的所述字驱动器的非作用电势；响应于对所述存储体进行预充电而向与所述存储体相关联的所述字驱动器的所述非作用电势提供第二VNWL；其中所述第一VNWL是低于所述第二VNWL的负电压。

附图说明

图1是根据本公开中描述的一些实例的半导体装置的框图。

图2是根据本公开中描述的一些实例的半导体装置的示范性布局的图。

图3是根据本公开中描述的一些实例的非作用字线电压控制电路的图。

图4是根据本公开中描述的一些实例的在非作用字线电压控制电路的操作期间的各种信号的时序图。

图5是根据本公开中描述的一些实例的半导体装置的存储器单元阵列的存储体的示范性配置的图。

图6是根据本公开中描述的一些实例的存储器单元阵列的存储体的一部分的示意图。

图7是根据本公开中描述的一些实例的字驱动器的电路图。

图8是根据本公开中描述的一些实例的在驱动器电路的操作期间的各种信号的时序图。

具体实施方式

下面阐述某些细节以提供对本公开的各个实施例的实例的充分理解。然而，应当理解，可以在没有这些特定细节的情况下实践本文描述的实例。此外，本文描述的本公开的特定实例不应被解释为将本公开的范围限制为这些特定实例。在其它实例中，并未详细示出公知的电路、控制信号、时序方案和软件操作，以便避免不必要地使本公开的实施例晦涩难懂。另外，诸如“耦合(couples/coupled)”之类的术语是指两个组件可以直接或间接电耦合。间接耦合可以暗示两个组件通过一或多个中间组件耦合。

半导体存储器装置可以包含分层结构的主字线和子字线。主字线是位于上层的字线，并且由行地址的第一部分选择。子字线是位于下层的字线，并且基于相对应的主字线(MWL)和字驱动器线(FX)来选择，所述字驱动器线由行地址的第二部分选择。MWL可以由主字驱动器(MWD)驱动，并且字驱动器线FX可以由字驱动器(FXD)驱动。必须将MWL和FX都驱动到作用状态，才能在存储器装置中选择期望的子字线。当子字线被驱动到作用电势时，存储器单元连接到相对应的位线。另一方面，在子字线被驱动到非作用电势期间，存储器单元和位线保持为截止状态。在将子字线驱动到作用电势时，相对高的电压被提供给存储器垫的子字驱动器。相反，在将子字线驱动到非作用电势时，相对低的电压被提供给存储器垫的子字驱动器。当存储体已被激活时，存取装置IOFF泄漏趋于增加。因此，在破坏非作用子字线方面，在较长持续时间内处于作用状态的子字线可能比在较短持续时间内处于作用状态的子字线具有更高的风险。在一些实例中，在激活字线(以激活存储体)之后的某一持续时间之后，当可能发生激活存储体中的存取装置IOFF泄漏时，默认(例如，相对低的或负电压)非作用电势被设置为减小电压非作用电势。本减小电压非作用电势可以减少与存储体的激活相关联的存取装置IOFF泄漏。在页面存取操作中已涉及的行的去激活之后，非作用电势恢复到默认电压。

与例如在激活存储体时立即提供减小电压相比，在激活存储体之后的某一持续时间之后提供减小电压可以消耗更少的功率。也就是说，与在存储体处于作用状态的整个时间内提供减小电压相比，在存储体处于作用状态的一部分时间内提供减小电压可以消耗更少的功率。

图1是根据本公开中描述的一些实例的半导体装置10的框图。在本公开的一些实施例中，半导体装置10可以是动态随机存取存储器(DRAM)。半导体装置10包含存储器单元阵列11。存储器单元阵列11包含彼此交叉的多个子字线SWL和多个位线BL，其中存储器单元(MC)设置在交叉点处。SWL可以由子字驱动器SWD驱动。为了清楚起见，在图1中仅示出了一个SWL、SWD、BL和MC。多个主字线MWL和字驱动器线FX可以耦合在行解码器电路12和SWD之间。主字线MWL和字驱动器线FX的选择由行解码器电路12执行，并且位线BL的选择由列解码器电路13执行。例如，行解码器电路12可以包含字线驱动器46，所述字线驱动器46被配置成在字线驱动器线FX上为存储器单元阵列11生成信号。

在一些实例中，行解码器电路12还可以包含非作用字线电压控制(IWVC)电路42，以向存储器单元阵列提供关断状态字线电压(VNWL)作为子字驱动器的非作用电势。VNWL可以取决于存储器单元阵列11的激活状态而不同。例如，当字线在某一持续时间之后保持为作用状态时，VNWL可以从第一VNWL(例如，VNWL1)切换/移位到第二VNWL(例如，VNWL2)。VNWL1可以是默认非作用电势。在本公开的一些实施例中，默认非作用电势是负电压电平。VNWL2可以是小于默认电压VNWL1的减小电压。当存储器单元阵列被预充电时，VNWL可以切换/移位到默认负电压VNWL1。减小VNWL2可以减少存取装置IOFF泄漏，尤其是对于被存取的存储器单元。

进一步参考图1，感测放大器18耦合到相对应的位线BL，并且耦合到本地I/O线对LIOT/B。本地IO线对LIOT/B经由传输门TG 19耦合到主IO线对MIOT/B，所述传输门TG 19用作到读取/写入放大器和缓冲器15的开关。转向对半导体装置10中包含的多个外部端子的说明，多个外部端子包含命令和地址端子21、时钟端子23、数据端子24以及电源端子25和26。

命令和地址端子21被提供有命令和地址信号CA。提供给命令和地址终端21的CA信号包含命令和地址。CA信号中包含的地址经由命令/地址输入电路31传输到地址解码器电路32。地址解码器电路32接收地址，并且将解码行地址信号RA提供给行解码器电路12并将解码列地址信号COL提供给列解码器电路13。

提供给命令和地址端子21的CA信号中包含的命令经由命令/地址输入电路31输入到命令解码器电路34。命令解码器电路34对命令进行解码以提供各种内部命令信号。例如，内部命令可以包含用于选择字线的行命令信号和用于选择位线的列命令信号(例如，读取命令或写入命令)。

当发出行激活命令并且向行地址及时提供激活命令且向列地址及时提供读取命令时，从由这些行地址和列地址指定的存储器单元阵列11中的存储器单元MC读取读取数据。更具体地，行解码器电路12选择由行地址RA指示的主字线MWL、字驱动器线FX和子字线SWL，使得相关联的存储器单元MC随后连接到位线BL。此外，当通过行地址选择存储器单元MC并且通过行激活命令激活相关联的行时，主字线MWL可以处于作用状态，并且字驱动器线FX可以处于作用状态。这导致子字线SWL可以处于作用状态。相反，当未选择存储器单元MC时，字驱动器线FX可以处于非作用状态，从而将子字线SWL驱动到处于非作用电势(例如，关断状态字线电压VNWL)。

进一步参考图1，读取数据DQ经由读取/写入放大器15和输入/输出电路17从数据端子24向外部输出。类似地，当发出行激活命令并且向行地址及时提供激活命令且向列地址及时提供写入命令时，输入/输出电路17可以在数据端子24处接收写入数据DQ。写入数据DQ经由输入/输出电路17和读取/写入放大器15提供给存储器单元阵列11并写入由行地址和列地址指定的存储器单元MC中。

装置10可以包含用于执行刷新操作的刷新控制电路16。在刷新操作期间，可以刷新与一或多个字线相关联的存储器单元。字线的刷新可以被称为刷新，并且刷新操作可以包含多次刷新。刷新操作可以是自动刷新操作和/或其它刷新操作。在一些实施例中，刷新命令可以从外部发出到装置10并且提供给命令解码器电路34，所述命令解码器电路34将命令提供给刷新控制电路16和行解码器电路12。在一些实施例中，可以定期地由装置10的组件(例如，在内部由刷新控制电路16或命令解码器电路34)提供刷新命令。刷新控制电路16可以将刷新地址R_ADD提供给行解码器电路12，所述刷新地址可以指示用于进行刷新操作的行地址。如将更详细地描述，在刷新操作期间，由刷新地址R_ADD指示的字线(例如，子字线)可以跨多个存储器垫和/或存储体刷新。

时钟端子23分别被提供有外部时钟信号CK和/CK。这些外部时钟信号CK和/CK彼此互补并且被提供给时钟输入电路35。时钟输入电路35接收外部时钟信号CK和/CK并提供内部时钟信号ICLK。内部时钟信号ICLK被提供给内部时钟发生器36，并且因此，基于从命令/地址输入电路31接收的内部时钟信号ICLK和时钟启用信号CKE来提供相位控制的内部时钟信号LCLK。在一个非限制性实例中，DLL电路可以用作内部时钟发生器36。相位控制的内部时钟信号LCLK被提供给输入/输出电路17，并且用作用于确定读取数据DQ的输出时序的时序信号。

电源端子25被提供有电源电压VDD1、VDD2和VSS。这些电源电压VDD1、VDD2和VSS被提供给内部电压发生器电路39。内部电压发生器电路39提供各种内部电压VPP、VARY、VPERI、VEQ、VCCP、VNWL1和VNWL2。

内部电势VCCP、VNWL1和VNWL2是待主要在行解码器电路12中使用的电势。行解码器电路12将主字线MWL和子字线SWL(基于地址信号ADD选择)驱动到与高电势(例如，3.1V)相对应的VCCP电平，使得存储器单元MC的单元晶体管导通。内部电压VNWL1和VNWL2可以被提供给非作用电势，以在相关联的行被激活或处于预充电状态时在行解码器电路12中使用以下拉子字线SWL。

内部电势VARY和VEQ是待由感测放大器18、传输门19和/或读取/写入放大器15使用的电势。当感测放大器18被激活时，通过将成对位线中的一个驱动到VARY电平而将另一个驱动到VSS电平来放大所读出的读取数据。内部电势VPERI用作大多数外围电路(例如，命令/地址输入电路31)的电源电势。通过使用相较于外部电势VDD电势更低的内部电势VPERI作为这些外围电路的电源电势，可以减少半导体装置10的功耗。

电源端子26被提供有电源电压VDDQ和VSSQ。这些电源电压VDDQ和VSSQ被提供给输入/输出电路17。电源电压VDDQ和VSSQ可以是分别与提供给电源端子25的电源电压VDD2和VSS相同的电压。然而，专用电源电压VDDQ和VSSQ可以用于输入/输出电路17，使得由输入/输出电路17生成的电源噪声不会传播到装置10的其它电路块。

图2是根据本公开的一个实施例的半导体装置的存储器单元阵列的示范性布局的图。在本公开的一些实施例中，存储器单元阵列可以包含在半导体装置10的存储器单元阵列11中(图1)。

图2中示出的实例的存储器单元阵列200被划分为十六个存储体，即存储体0到存储体15。可以将行解码器电路(例如，图1的行解码器电路12；图2中未示出)设置在相邻的存储体之间和/或在外围电路区域中。在其它外围电路区域上，可以设置各种外围电路和外部端子(图2中未示出)。

图3是根据本公开中描述的一些实例的非作用字线电压控制(IWVC)电路的图。在本公开的一些实施例中，可以在行解码器电路12(在图1中)中实施IWVC电路300。在本公开的一些实施例中，IWVC电路300可以在行解码器电路12的外部实现，或者可以具有包含在行解码器电路12的内部和外部的部分。在一些实例中，IWVC电路300可以包含多个IWVC子电路(例如，304(0)、304(1)、……304(N-1))，每个IWVC子电路分别与相应存储体(例如，MC 302(0)、302(1)、……、302(N-1))相关联。

IWVC子电路(例如，304(0))可以被配置成响应于VNWL控制信号而将关断状态字线电压VNWL1或VNWL2提供给相关联的存储体。在一个非限制性实例中，IWVC子电路(例如，303(0))可以包含复用器(例如，306(0))，其中复用器306(0)耦合到相应存储体(例如，302(0)处的存储体0)。每个复用器306可以具有分别提供VNWL1和VNWL2的第一和第二输入端子并且具有提供VNWL控制信号的控制端子。复用器可以被配置成响应于VNWL控制信号而将VNWL1或VNWL2提供给相关联的存储体。

在一些实例中，IWVC子电路(例如，304(0))可以包含时间控制电路308(0)，所述时间控制电路308(0)被配置成响应于存储体作用命令(例如，来自命令解码器电路(图1中的34)的存储器ACT命令)而提供VNWL控制信号。例如，时间控制电路308(0)可以具有使能端子，所述使能端子被提供有来自命令解码器电路的存储器ACT命令信号。在一些实例中，时间控制电路308(0)可以包含向其提供时钟信号的时钟端子。时钟信号可以由时钟电路提供。示范性时钟电路可以包含振荡器312和分频器310。振荡器312和/或分频器310可以是半导体装置的现有电路。例如，在本公开的一些实施例中，振荡器312可以是已存在于半导体装置中的刷新振荡器。存储器装置中的其它振荡器也是可能的。

在一些实例中，时间控制电路308(0)可以是N位计数器，其可以在提供给时间控制电路的ACT命令信号变为作用状态时被激活。计数器可以被配置成提供持续时间。例如，计数器可以基于在时间控制电路308(0)的时钟端子处提供的时钟信号来进行计数，直至计数达到某一阈值。如上所述，可以将时钟信号提供给振荡器312和分频器310。阈值可以由计数器的时间控制端子处的时间控制信号提供。例如，时间控制信号可以由测试模式熔丝存储体提供，所述测试模式熔丝存储体可以具有多个线以代表阈值的多个位。提供给时间控制电路的时间控制信号和时钟信号限定了持续时间。换句话说，当计数器停止时，从时间控制电路(例如，308(0))接收激活ACT命令线起已过去了所述持续时间。当所述持续时间过去时，时间控制电路可以提供VNWL控制信号以将VNWL电压提供给存储体。

IWVC子电路304(1)至304(N-1)可以类似于先前描述的IWVC子电路304(0)。因此，本文将不详细描述IWVC子电路304(1)至304(N-1)。

图4是根据本公开中描述的一些实例的在非作用字线电压控制电路的操作期间的各种信号的时序图400。在本公开的一些实施例中，非作用字线电压控制电路可以被配置为图1中的IWVC 42。在本公开的一些实施例中，非作用字线电压控制电路可被配置为图3的IWVC 300。

在图4中示出的实例中，默认VNWL可以处于第一负电压，例如VNWL1。当存储体ACT命令在上升沿(例如，在时间T1)针对存储体(例如，存储体A)处于作用状态时，与所述存储体耦合的时间控制电路在由时间控制电路(例如，图3中的308)控制的持续时间内被激活。所述持续时间可以由时间控制信号限定。在一个非限制性实例中，时间控制信号可以被设置为使时间控制电路(例如，图3中的308)的持续时间为大约7～10μs。当持续时间到期时，在时间T3，时间控制电路可以提供VNWL控制信号，这使与存储体(例如，存储体A)相关联的复用器选择待提供的减小电压VNWL(例如，VNWL2)。减小电压VNWL2可以是小于默认电压VNWL1的第二负电压。

当在时间T6响应于预充电命令而对存储体(例如，存储体A)进行预充电时，VNWL控制信号变为去激活，这使与存储体相关联的复用器选择默认关断状态字线电压VNWL1。在一个非限制性实例中，对于DRAM存储器装置，VNWL1可以为大约负100mv，VNWL2可以比VNWL1低50-100mv。

进一步参考图4，存储体B的IWVC以与存储体A的IWVC相似的方式操作。例如，存储体B的VNWL处于默认电压VNWL1。当存储体ACT命令在上升沿(例如，在时间T2)针对存储体A处于作用状态时，耦合到存储体的时间控制电路在某一持续时间内被激活。例如，所述持续时间可以由时间控制信号和分频器设置为大约7～10μs。当持续时间到期时，在时间T4，时间控制电路可以生成VNWL控制信号，以使与存储体(例如，存储体B)相关联的复用器选择待提供的减小电压VNWL2。当在时间T5响应于预充电命令而对存储体(例如，存储体B)进行预充电时，VNWL控制可以使与存储体相关联的复用器选择默认VNWL(例如，VNWL1)。在图4中示出的实例中，在将存储体A的VNWL从VNWL2切换/移位到VNWL1之前，将存储体B的VNWL从VNWL2切换/移位到VNWL1。

图3和4针对存储体级别的操作示出，但是，关于图3和4描述的实施例也可以应用于子存储体级别。尽管VNWL1和VNWL2被示出为由图1中的电压发生器电路39提供，但是也可以使用其它电压发生器。例如，负半电压(0.5v)发生器可能已包含在存储器装置中，并且可以用于为非作用电势提供减小负电压VNWL2。类似地，默认电压VNWL1可以是减小负电压的1/5，并且也可以从负半电压发生器提供。

尽管先前描述了大约7～10μs的示范性持续时间，但是所述持续时间可以更长或更短，而不脱离本公开的范围。在本公开的一些实施例中，所述持续时间长于刷新操作的平均刷新间隔，并且因此，在刷新操作(例如，自动刷新或自刷新操作)期间，VNWL在进行刷新操作的同时不会在默认电压和减小电压之间变化。然而，在本公开的一些实施例中，所述持续时间可以短于平均刷新间隔。

图5是根据本公开中描述的一些实例的存储器单元阵列的存储体500的示范性配置的图。在本公开的一些实施例中，图2的存储体(存储体0到存储体15)可以各自包含图5的存储体500的配置。

在一些实例中，存储体500可以包含多个存储器垫区域，例如MAT0-3。在图5中示出的实例中，存储体500具有四个存储器垫区域，但是在其它实例中，存储体500可以包含更多或更少的存储器垫区域。如存储器垫区域MAT1中的虚线所指示，每个存储器垫区域可以被划分为多个子区域SUBMAT1-0-3。尽管图5中示出的实例包含四个子区域，但是在其它实例中，存储器垫区域MAT0-3可以包含更多或更少的子区域。每个子区域SUBMAT1-0-3可以包含在Y方向上对准的多个存储器垫(例如，64个)。为了清楚起见，在图5中未示出各个存储器垫。子字驱动器行SWDA(图5中未示出)可以在每个存储器垫的X方向上的两侧上，而感测放大器行SAA可以在每个存储器垫的Y方向上的两侧上。在一些实施例中，每个子区域SUBMAT1-0-3的存储器垫可以被提供给相对应的IO(例如，DQ焊盘)。

子字驱动器操作可由行解码器电路(例如，图1的行解码器电路12)控制。当接收行地址RA时，行解码器通过激活由行地址RA指示的适当的主字驱动器(MWD)和适当的字驱动器(FXD)来选择子字线。在图5中示出的实例中，针对主字驱动器MWD示出了一个块，但是，主字驱动器MWD块可以包含多个主字驱动器MWD。类似地，针对字驱动器FXD示出了两个块，但是每个字驱动器FXD块可以包含多个字驱动器FXD。例如，如果每个存储器垫区域MAT包含四个子区域，并且每个子区域包含64个存储器垫，则主字驱动器MWD块可以包含128个MWD，每个MWD被配置成激活相对应的主字线(MWL)。继续本实例，每个字驱动器FXD块可以包含八个字驱动器FXD，每个字驱动器FXD被配置成激活相对应的字驱动器线(FX)。在图5中示出的实例中，行地址RA的位3-15编码主字线MWL，而行地址RA的位0-2编码字驱动器线FX。然而，可以使用其它编码方案。

图6是根据本公开中描述的一些实例的存储体600的一部分的示意图。在本公开的一些实施例中，图6中示出的存储体600的部分可以包含在图5的存储体500、图2的存储器单元阵列200和/或图1的存储器单元阵列11中。

子字线彼此相邻，并且由不同子字驱动器行上的子字驱动器SWD0-7驱动。相对应的主字信号MWS和驱动信号FX以及非作用电势(例如，关断状态字线电压VNWL)被提供给子字驱动器SWD0-7。主字信号和驱动信号FX是可以由行解码器电路12包含的主字驱动器MWD0-N和字驱动器FXD 604基于参考图5描述的行地址RA而提供的信号。主字信号通过主字线(图6中未示出)被提供给子字驱动器SWD0-7，而驱动信号FX通过字驱动器线602被提供给子字驱动器SWD0-7。

主字线MWL可以在相应的存储器垫(例如，图3中的SUBMAT1-0中的存储器垫)的阵列区域上延伸，以将主字信号提供给存储器垫的子字驱动器行SWD0-7，以激活存储器垫的子字驱动器SWD0-7。也就是说，当主字驱动器MWD被激活时，它可以将作用主字信号提供给所述垫的所有子字驱动器SWD0-7。如下所述，驱动信号FX包含互补信号FXT和FXF。字驱动器FXD 604的每个字驱动器线602向每个垫中的至少一个子字驱动器SWD提供驱动信号FX。在图6中示出的实例中，字驱动器FXD 604包含偶数字驱动器606和奇数字驱动器608。偶数字驱动器606向每个存储器垫的偶数子字驱动器SWD0、SWD2、SWD4和SWD6提供相应的驱动信号，而奇数字驱动器608向每个存储器垫的奇数子字驱动器SWD1、SWD3、SWD5和SWD7提供相应的驱动信号。然而，在其它实例中，可以使用其它布置。在图6中示出的实例中，字驱动器FXD的每个线可以耦合到每个存储器垫中的相对应的子字驱动器SWD0-7。例如，FX线5可以耦合到每个存储器垫的子字驱动器SWD5。

在图6中示出的示范性操作中，行地址RA已指示，MWD1应当被激活，并且与字驱动器线FX 5相关联的奇数字驱动器608应当被激活。如阴影区域612所示，与非作用主字驱动器MWD0、MWDn相关联的子字线610保持非作用状态，甚至与字驱动器线FX 5相关联的子字线处于作用状态。然而，由与激活MWD1和FX 5相关联的子字驱动器SWD5 616驱动的子字线614被激活。因此，与MWD1相关联的选择存储器垫的选择子字线SWL被相对应的激活子字驱动器SWD5驱动到作用电势。

在一些实例中，选择存储器垫的其它子字驱动器SWD将相应的未选择子字线SWL驱动到非作用电势(例如，VNWL1、VNWL2)以保持非作用状态。在一些实例中，未选择存储器垫MAT(例如，与MWD0和MWDn相关联的存储器垫)的子字驱动器SWD保持去激活，并且未选择存储器垫MAT的子字线SWL未被提供电压，或被提供有非作用电势(例如，VNWL)。尽管子字驱动器SWD耦合到字驱动器FXD和主字驱动器MWD，但是为了激活与子字驱动器SWD相关联的子字线SWL，字驱动器FXD和主字驱动器MWD必须都被激活。

图7是根据本公开中描述的一些实例的字驱动器FXD 700的电路图。在一些实施例中，FXD 700可以包含在图5中示出的字驱动器FXD和/或图6中示出的字驱动器604中。在一些实施例中，FXD 700还可以包含在行解码器(例如，图1中的行解码器12)中。在一些实施例中，FXD 700还可以包含在存储器单元阵列(例如，图5中示出的存储器单元阵列500)的外围区域中。针对上下文，还示出了与FXD 700相关联的子字驱动器SWD702。在一些实施例中，可以使用SWD 702实施图6中示出的子字驱动器SWD0-7。

在解释FXD 700的细节之前，将描述SWD 702。在一些实例中，SWD 702可以包含P沟道型晶体管P1和N沟道型晶体管N1和N2。在一些实例中，晶体管P1是p沟道场效应晶体管(pFET)，并且晶体管N1和N2是n沟道场效应晶体管(nFET)。晶体管P1和N1可以分别在节点705和707处彼此串联耦合，并且主字信号MWS分别被提供给它们的栅电极(例如，栅节点)703和709。驱动信号FXT被提供给晶体管P1的节点701(例如，漏极或源极)，而非作用电势VNWL被提供给晶体管N1的节点741(例如，漏极或源极)。晶体管P1和N1的节点705和707(例如，漏极或源极)可以耦合到子字线SWL。驱动信号FXF被提供给晶体管N2的栅电极713，其节点711(例如，漏极或源极)连接到子字线SWL，并且非作用电势VNWL被提供给其节点715(例如，漏极或源极)。

如所述，主字信号MWS由主字驱动器MWD提供，而驱动信号FXT和FXF由字驱动器FXD700提供。图7示出了一个存储体的字驱动器，但是在一些实施例中，字驱动器700还可以在存储器单元阵列中的其它存储体(例如，图1中的11、图3中的302、图5中的500)中实施。此外，在一些实施例中，子字驱动器702可以在存储器单元阵列中的一或多个存储器垫和/或一或多个存储体(例如，图1中的11、图3中的302、图5中的500)中被实施为一或多个子字驱动器。

进一步参考图7，当字驱动器FXD被激活时，互补驱动信号FXT和FXF可以变为作用状态(例如，FXT处于高电平(例如，VCCP)，并且FXF处于低电平(例如，VSS))。在一些实例中，主字信号MWS可以是作用低值信号。当MWS变为作用状态(例如，处于低逻辑电平)时，选择SWL。当主字信号MWS以及驱动信号FXT和FXF被激活时(例如，MWS和FXF为低值，并且FXT为高值)，晶体管N1和N2未被激活，但是晶体管P1被激活以为SWD提供上拉电压。例如，将相对应的子字线SWL驱动到作为FXT信号的作用电势的VCCP电平。

相反，当主MWS处于作用状态并且驱动信号FXT和FXF处于非作用状态(例如，MWS为低值，FXF为高值，并且FXT为低值)时，则P沟道晶体管P1被激活，并且N沟道晶体管N1被激活。FXF的高逻辑电平激活N沟道晶体管N3，因此FXT处于非作用电势(例如，VNWL)。此外，N沟道晶体管N2被激活。P沟道晶体管P1和N沟道晶体管N2二者将使子字线SWL被下拉到非作用电势(例如，VNWL)。尽管FXD 700被示出为向一个子字线驱动器SWD 702提供驱动信号FXT和FXF，但是FXD 700可以向多个子字驱动器提供驱动信号，例如如参考图5和6所描述。

在一些实例中，当MWS变为非作用状态(例如，处于逻辑高电平)时，未选择SWL。FXF也可以处于非作用状态(例如，处于逻辑高电平)。在这种情况下，晶体管P1和N1都处于非作用状态，并且SWL可以被下拉到非作用电势。

返回到FX驱动器(例如，FXD 700)，可以提供各种控制信号来控制FXD 700的操作。在图7中示出的实例中，FXD 700接收地址信号ADD、激活信号ACT。地址信号ADD可以由地址解码器电路(例如，图1中示出的地址解码器电路32)或刷新控制电路(例如，图1中示出的刷新控制电路16)提供。如图5和6中所示，可以使用行地址位RA0-2来指示八个FX驱动器(例如，FX0-7)中的一个。在一些实例中，FXD 700可以是八个FX驱动器中的一个。在一些实施例中，RA0-2可以是行地址的最高有效位(MSB)。因此，在计数器按顺序行地址转变的某些操作(例如，刷新操作)期间，随着对地址位RA3-9、10-12进行计数，由RA0-2指示的FX驱动器保持被选择(例如，地址信号ADD保持为作用状态)。在已对地址位RA3-9、10-12进行计数之后，可以递增地址位RA0-2，并且地址信号ADD可以转变到非作用状态以取消选择当前FX驱动器，并且可以选择不同的FX驱动器。

激活信号ACT可以是由命令解码器电路(例如，图1中示出的命令解码器电路34)提供的ACT命令信号。当与字驱动器FXD相关联的存储体变为作用状态时，激活信号ACT被提供为作用信号(例如，处于高逻辑电平)。可以将激活信号ACT提供给电平移位器706以将信号的电压升高到VCCP以提供SACT信号。ACT信号和SACT信号都具有作用高逻辑电平，但是作用高电平的电压可以不同。在一些实例中，ADD和SACT可以在电平移位器之前为1.2V，并且从电平移位器以3.1V输出。可以将ADD和SACT作为输入提供给输出驱动信号FXF的NAND门708。除非ADD和SACT都为高值，否则FXF保持为非作用状态(例如，处于高逻辑电平)。

FXD 700可以包含分别在节点721和723处串联耦合的两个P沟道晶体管P2和P3，其中晶体管P3在节点727处与节点729处的N沟道晶体管N3进一步串联耦合。晶体管P2的节点717可以耦合到VCCP。FXF被提供给P3的栅极725和N3的栅极731。晶体管P2和N3可以在公共节点727、729处耦合，并且还可以耦合到提供驱动信号FXT的字驱动器线。字驱动器FXD 700可以进一步包含N沟道晶体管N4和N沟道晶体管N3，它们可以并联耦合到非作用电势VNWL。例如，晶体管的源极/漏极可以耦合到公共节点729、735。晶体管N3和N4的另一源极/漏极可以耦合到公共非作用电势。晶体管N3和N4的节点733和739可以分别耦合到非作用电势VNWL。晶体管P2的栅极719和N4的栅极737可以从反相器710接收反相SACT信号。

除非ADD和SACT都为高值，否则FXD 700可以操作成使得驱动信号FXT以非作用状态被驱动到非作用电势VNWL。例如，如果ADD为低值(例如，FXD 700不再由地址RA0-2指示)，则不管SACT的状态如何，FXF和FXT将处于非作用状态(例如，FXF为高值，FXT为低值)。类似地，如果SACT为低值，则无论是否选择FXD，FXF和FXT将处于非作用状态。当驱动信号FXT和FXF处于非作用状态时，并且当MWS为作用低值时，P沟道晶体管P1可以被激活，N沟道晶体管N1可以被去激活，并且N沟道晶体管N2可以被激活。P1和N2二者可以将子字线SWL下拉到非作用电势VNWL。相反，当ADD和SACT信号都处于作用状态(例如，处于高逻辑电平)时，FXF可以处于低电压。这激活了晶体管P3并且去激活了晶体管N3，并且反相SACT信号激活了晶体管P2并且去激活了晶体管N4，使得FXT被驱动到作用电势(例如，VCCP)。

在预充电操作期间，可以例如由命令解码器电路34(在图1中)提供预充电命令PRE。在预充电期间，激活信号ACT将处于非作用状态，以去激活FXD，使得驱动信号FXT和FXF变为非作用状态。主字信号MWS可以处于非作用状态。P沟道晶体管P1将被去激活，N沟道晶体管N1将被激活。N沟道晶体管N2可以被激活。因此，子字线SWL经由N沟道晶体管N1和N2被下拉到非作用电势(例如，VNWL)。

图8是根据本公开中描述的一些实例的在驱动器电路的操作期间的各种信号的时序图。在本公开的一些实施例中，可以根据时序图800的示范性操作来操作图7的驱动器电路。将参考图7的驱动器电路来描述时序图800。

在时间T0左右，选择存储体，由半导体装置接收存储体激活命令。在一些实例中，半导体装置可以是图1的半导体装置10，并且可以包含图7的驱动器电路。在时间T1或其左右，响应于存储体激活命令，激活信号ACT可以变为作用状态(例如，高逻辑电平)，从而指示存储器的作用操作。响应于作用ACT信号，SACT信号转变到高逻辑电平以激活晶体管P2并去激活晶体管N4。假设已选择存储体并且将地址信号ADD以高逻辑电平提供给存储体，则NAND门708提供作用驱动信号FXF(例如，作用低逻辑电平)。作用FXF信号激活晶体管P3并去激活晶体管N3。激活晶体管P2和P3将驱动信号FXT驱动到VCCP。FXT和FXF均处于作用状态。

如本公开中所描述，当存储器被激活时，根据如图4中示出的示范性时序图，VNWL控制(在图3中)可以在某一持续时间之后针对作用存储体变化为较低的电压。在时间T2或其左右，VNWL控制可以变为作用状态(例如，处于高逻辑电平)。如图8中所示，在某一持续时间之后的VNWL控制的激活可以使非作用电势VNWL从默认VNWL(例如，VNWL1)转变到减小电压VNWL(例如，VNWL2)。如参考图3和4所描述，针对非作用存储体，非作用电势VNWL保持为默认电压(例如，VNWL1)。

进一步参考图8，针对激活存储体，如果未选择相关联的SWD(例如，MWS为非作用低值)，则SWL可以处于非作用状态并且以其非作用电势VNWL被提供。从默认VNWL变化为减小电压VNWL的VNWL将使非作用SWL从默认VNWL变化为减小电压VNWL。例如，在时间T2或其左右，响应于VNWL控制信号的激活，非作用SWL也可以从默认非作用电势(例如，VNWL1)转变到减小电压非作用电势(例如，VNWL2)。如果选择了SWD(例如，MWS为作用低值)，则选择SWL信号可以随FXT而变化。例如，如果FXT为作用高值(FXF为作用低值)，则SWL经由晶体管P1(在图7中)被驱动到FXT的作用电势(例如，VCCP)。

进一步参考图8，可以响应于在时间T3接收的预充电命令而对存储体进行预充电。在时间T4或其左右，响应于存储体预充电命令，激活信号ACT可以转变到非作用状态(例如，低逻辑电平)。响应于激活信号ACT变为非作用状态，驱动信号FXF可以变为非作用高值，并且互补驱动信号FXT可以变为非作用低值。随着驱动信号FXF和FXT变为非作用状态，选择SWL变为非作用状态。进一步响应于激活信号ACT变为非作用状态，VNWL控制信号可以变为非作用状态(例如，处于低逻辑电平)，如先前在图3和4中所描述。响应于非作用VNWL控制信号，激活存储体的VNWL可以从减小电压非作用电势(例如，VNWL2)转变到默认非作用电势(例如，VNWL1)。因此，非作用SWL(MWS为作用低值)的非作用电势VNWL可以响应于VNWL控制信号的去激活而从减小电压VNWL2转变到默认非作用电势VNWL1。类似地，非作用存储体的VNWL可以保持为默认非作用电势(例如，VNWL1)。

图1-8中描述的各个实施例提供了以下优点：在ACT命令变为作用状态之后某一持续时间之后，通过将非作用电势(例如，关断状态字线电压VNWL)切换到减小电压来减少存取装置IOFF泄漏。一旦存储器装置处于预充电状态，则可以将关断状态字线电压VNWL恢复到默认负电压。本公开中描述的实施例可以在不损害存储器装置的性能的情况下减少存取装置IOFF泄漏。

从前述内容可以理解，尽管本文出于说明的目的已描述了本公开的具体实施例，但是可以在不脱离本公开的精神和范围的情况下进行各种改进。因此，本公开的范围不应限于本文描述的任何具体实施例。