具有低延时的错误校正码ECC解码器

摘要

一种错误校正码(ECC)解码器包括校验子计算块和路径控制器。校验子计算块被配置成执行用于从码字生成校验子的校验子计算。路径控制器被配置成输出经由第一路径至第三路径传送的数据。第一路径是用于在检测到没有错误时将码字传送到路径控制器的路径。第二路径包括单个错误解码逻辑电路，并且单个错误解码逻辑电路校正码字的单个错误以将被校正的码字经由第二路径传送到路径控制器。第三路径包括多个错误解码逻辑电路，并且多个错误解码逻辑电路校正码字的至少两个错误以将被校正的码字传送到路径控制器。

说明书

相关申请的交叉引用

本申请要求于2019年7月29日提交的申请号为10-2019-0092049的韩国专利申请的优先权，其整体内容通过引用合并于此。

技术领域

所公开的技术的各种实施方式涉及存储系统的错误校正技术，更具体地，涉及具有低延时的错误校正码(在下文中，称为ECC)解码器。

背景技术

通常，传送信息的路径被称为信道。当使用线缆通信传送信息时，籍其传送信息的传输线可以用作信道。当使用无线通信传送信息时，信道可以是籍其传播包括信息的电磁波的空气。用于将数据储存到存储介质(例如，存储器件)以及用于从存储介质读出数据的处理可以通过信道执行。

当通过信道传送数据时，数据中可能包括错误。因此，致力于开发用于从错误数据中检测错误以及用于去除检测到的错误以将错误数据恢复为其原始数据的装置和方法。ECC编码操作和ECC解码操作已被广泛地用在包括存储介质的存储系统中。ECC编码操作可以对应于用于在传送原始数据以执行写入操作之前通过将错误控制码(或者错误校正码)添加到原始数据(即，写入数据)来生成传输数据的处理。ECC解码操作可以对应于用于执行读取操作以读出储存在存储介质中的数据以及用于将读取数据分离成原始数据和添加码以将读取数据恢复为原始数据的处理。

发明内容

根据一个实施方式，ECC解码器包括校验子计算块和路径控制器。校验子计算块被配置成执行用于从码字生成校验子的校验子计算以及输出校验子。路径控制器被配置成输出经由第一路径、第二路径和第三路径传送的数据。第一路径是用于在通过校验子计算而检测到没有错误时将码字传送到路径控制器的路径。第二路径包括单个错误解码逻辑电路，并且单个错误解码逻辑电路在通过校验子计算而检测到码字的单个错误时校正单个错误以将被校正的码字经由第二路径传送到路径控制器。第三路径包括多个错误解码逻辑电路，并且多个错误解码逻辑电路在通过校验子计算而检测到码字的至少两个错误时校正至少两个错误以将被校正的码字传送到路径控制器。

根据另一实施方式，ECC解码器包括校验子计算块、快速路径控制器、关键方程求解器(KES)块、Chien检索和误符评估器(CSEE)块、不可校正错误检测器(UED)和多路复用器。校验子计算块被配置成从存储介质接收码字以计算并输出校验子。快速路径控制器被配置成接收并储存码字并且被配置成在从校验子的计算结果中检测到没有错误时输出码字。KES块被配置成包括多个KES级。多个KES级中的第一KES级被配置成计算并输出从校验子计算块输出的校验子的错误位置/量多项式。多个KES级中的第二KES级至最后KES级中的每个KES级被配置成从前一KES级接收错误位置/量多项式以输出通过附加计算操作生成的错误位置/量多项式。在通过附加计算的错误位置/量多项式识别出错误位置和错误量时，附加计算的错误位置/量多项式未被传送到下一KES级，而是被直接输出。CSEE块被配置成寻找附加计算的错误位置/量多项式的解以对校正码字的错误。UED被配置成执行CSEE块的输出数据和储存在快速路径控制器中的码字的逻辑运算以辨别码字是否被校正并且输出数据。多路复用器被配置成将与从快速路径控制器输出的码字相对应的数据和从UED输出的数据中的、具有更早的输入时间点的数据输出作为最终ECC解码数据。

附图说明

参照附图通过各实施方式说明本公开的技术的某些特征，在附图中：

图1是示出包括ECC引擎的存储系统的示例的框图；

图2是示出根据本公开的一个实施方式的ECC解码器的框图；

图3是示出图2的ECC解码器中包括的无序的多个错误解码逻辑电路(out-of-order multi-error decoding logic circuit)的示例的框图；

图4是示出图3的无序的多个错误解码逻辑电路中包括的关键方程求解器(keyequation solver，KES)级中的一个的示例的框图；

图5是示出根据本公开的另一实施方式的ECC解码器的框图；

图6是示出图5中所示的ECC解码器中的处理非错误数据的过程的框图；

图7是示出图5中所示的ECC解码器中的处理非错误数据的过程的时序图；

图8是示出图5中所示的ECC解码器中的处理单个错误数据的过程的框图；

图9是示出图5中所示的ECC解码器中的处理单个错误数据的过程的时序图；

图10是示出图5中所示的ECC解码器中的处理多个错误数据的过程的框图；

图11是示出图5中所示的ECC解码器中的处理多个错误数据的过程的时序图；

图12是示出图5中所示的ECC解码器中的处理具有不同数目的错误的多个数据的过程的框图；以及

图13是示出图5中所示的ECC解码器中的处理具有不同数目的错误的多个数据的过程的时序图。

具体实施方式

在以下实施方式的描述中，将理解的是，术语“第一”和“第二”旨在标识元件，而非仅用于限定元件本身或者意味着特定顺序。此外，当元件被称为位于另一元件“上面”、“之上”、“上方”、“下面”或“之下”时，旨在意指相对位置关系，而非用于限制该元件直接接触另一元件或者在它们之间存在至少一个居间元件的某些情况。因此，本文中使用的诸如“上面”、“之上”、“上方”、“下面”、“之下”、“下方”等的术语仅用于描述特定实施方式的目的，而非旨在限制本公开的范围。此外，当元件被称为“连接”或“耦接”到另一元件时，该元件可以直接地电或机械连接或耦接到该另一元件，或者可以通过在它们之间置入其他元件而形成连接关系或耦接关系。

图1是示出包括ECC引擎140的存储系统100的示例的框图。参照图1，存储系统100可以被配置成包括主机110、存储介质120和存储器控制器130。对存储介质120的访问可以通过存储器控制器130根据主机110的请求的控制操作来实现。在一个实施方式中，存储介质120可以包括非易失性存储器件，诸如快闪存储器件、相变存储(PCRAM)器件、电阻式存储(ReRAM)器件、铁电存储(FeRAM)器件或磁性存储(MRAN)器件。替选地，存储介质120可以包括易失性存储器件，诸如动态随机存取存储(DRAM)器件。主机110可以向存储器控制器130传送命令。该命令可以包括读取命令或写入命令。除了命令之外，主机110还可以向存储器控制器130传送地址。

存储器控制器130可以响应于从主机110输出的读取命令而控制储存在存储介质120中的数据的读取操作。此外，存储器控制器130可以响应于从主机110输出的写入命令而控制用于将数据储存到存储介质120中的写入操作。存储器控制器130可以包括ECC引擎140。ECC引擎140可以包括ECC编码器141和ECC解码器142。ECC引擎140可以具有在存储系统100的写入操作和读取操作期间校正数据错误的功能。

具体地，ECC编码器141可以在存储系统100的写入操作期间执行从主机110输出的原始数据(或写入数据)的ECC编码操作。ECC编码器141可以输出包括原始数据和奇偶校验数据的ECC编码数据。在下文中，ECC编码数据可以被称为码字。从ECC编码器141输出的码字可以被储存到存储介质120中。ECC解码器142可以执行从存储介质120输出的读取数据(即码字)的ECC解码操作以校正读取数据的错误以及输出ECC解码数据。从ECC解码器142输出的ECC解码数据可以被传送到主机110。

图2是示出图1的存储系统100中包括的ECC解码器142的框图。参照图2，ECC解码器142可以包括校验子计算块210、快速路径控制器220、单个错误解码逻辑电路240、无序的多个错误解码逻辑电路250、不可校正错误检测器(UED)260和路径控制器270。ECC解码器142还可以包括通过其传送数据或符号的第一路径至第五路径231、232、233、234和235。如参照图1描述的，ECC解码器142可以接收码字以输出ECC解码数据。输入到ECC解码器142的码字可以同时输入到校验子计算块210和快速路径控制器220二者。

校验子计算块210可以接收从存储介质120输出的码字以生成并输出校验子。在一个实施方式中，校验子计算块210可以被配置成包括多个伽罗华域(Galois Field，GF)乘法器和多个GF加法器以执行矩阵运算。码字中包括的错误的数目可以通过根据矩阵运算而从校验子计算块210输出的校验子的值来确定。例如，如果从校验子计算块210输出的校验子具有“0”值，则码字中不包括错误。相反，如果从校验子计算块210输出的校验子具有非0值，则码字可以对应于错误数据。如果码字对应于错误数据，则校验子可以具有与计算目标矩阵的列之中的、相应的比特位所在的列的加权值相同的值。因此，码字中包括的错误的数目可以通过校验子计算结果来辨别。

在一个实施方式中，如果作为校验子计算结果在码字中不存在错误，则校验子计算块210可以向快速路径控制器220输出无错误控制信号CS_NO_ERROR。如果作为校验子计算结果在码字中存在一个错误(即，单个错误)，则校验子计算块210可以通过第二路径232向单个错误解码逻辑电路240输出所计算的校验子。如果作为校验子计算结果在码字中存在至少两个错误(即，多个错误)，则校验子计算块210可以通过第三路径233向无序的多个错误解码逻辑电路250输出所计算的校验子。

快速路径控制器220可以接收来自存储介质(图1的120)的码字。从存储介质(图1的120)输出的码字可以被储存到快速路径控制器220中。为了将码字储存到快速路径控制器220中，缓冲存储器可以设置在快速路径控制器220中。在一个实施方式中，码字可以被同时输入到校验子计算块210和快速路径控制器220两者。在另一实施方式中，在码字被输入到校验子计算块210的时间点可以相对于码字被输入到快速路径控制器220的时间点领先或落后时钟信号的至少一个周期。如果无错误控制信号CS_NO_ERROR被从校验子计算块210传送到快速路径控制器220，则快速路径控制器220可以响应于无错误控制信号CS_NO_ERROR而输出储存到快速路径控制器220中的码字。从快速路径控制器220输出的码字可以通过第一路径231被传送到路径控制器270。第一路径231可以将快速路径控制器220直接连接到路径控制器270。

当作为校验子计算块210的校验子计算结果在码字中存在单个错误时，单个错误解码逻辑电路240可以通过第二路径232从校验子计算块210接收校验子。第二路径232可以设置在校验子计算块210与路径控制器270之间，并且单个错误解码逻辑电路240可以通过第二路径232耦接在校验子计算块210与路径控制器270之间。单个错误解码逻辑电路240可以执行通过第二路径232的第一部分从校验子计算块210输出的校验子的ECC解码操作，以校正码字中包括的错误。从单个错误解码逻辑电路240输出的ECC解码数据可以通过第二路径232的第二部分传送到路径控制器270。在一个实施方式中，单个错误解码逻辑电路240可以包括计算错误位置/量多项式(error location/magnitude polynomial)以输出计算值的关键方程求解器(KES)块和寻找错误位置/量多项式的解的Chien检索和误符评估器(Chien-Search and Errata-Evaluator，CSEE)块。

当作为校验子计算块210的校验子计算结果在码字中存在至少两个错误时，无序的多个错误解码逻辑电路250可以通过第三路径233从校验子计算块210接收校验子。第三路径233可以将校验子计算块210直接连接到无序的多个错误解码逻辑电路250。无序的多个错误解码逻辑电路250可以执行从校验子计算块210输出的校验子的ECC解码操作以校正码字中包括的错误。无序的多个错误解码逻辑电路250可以将ECC解码数据通过第四路径234传送到路径控制器270或者通过第五路径235传送到UED 260。第四路径234可以将无序的多个错误解码逻辑电路250直接连接到路径控制器270。第五路径235可以设置在无序的多个错误解码逻辑电路250与路径控制器270之间，并且UED260可以通过第五路径235耦接在无序的多个错误解码逻辑电路250与路径控制器270之间。

在一个实施方式中，无序的多个错误解码逻辑电路250可以根据多个错误解码操作的结果而检测不可校正错误候选者。如果无序的多个错误解码逻辑电路250的ECC解码数据不是不可校正错误候选者，则无序的多个错误解码逻辑电路250的ECC解码数据可以通过第四路径234被传送到路径控制器270。相反，如果无序的多个错误解码逻辑电路250的ECC解码数据对应于不可校正错误候选者，则无序的多个错误解码逻辑电路250的ECC解码数据可以通过第五路径235被传送到UED 260。

UED 260可以执行从无序的多个错误解码逻辑电路250输出的ECC解码数据和输入到UED 260的码字的异或运算，以辨别码字的错误是否被校正或者码字的错误是否为不可校正错误。为了UED 260执行从无序的多个错误解码逻辑电路250输出的ECC解码数据和输入到UED 260的码字的异或运算，UED 260可以被配置成包括异或算术元件。在一个实施方式中，如果作为在UED 260中执行的异或运算的结果，所有比特位被生成为具有逻辑“低(0)”电平，则意味着码字的错误被校正。相反，如果作为在UED 260中执行的异或运算的结果，所有比特位被生成为具有逻辑“高(1)”电平，则码字的错误可以被视为不可校正错误。从UED 260输出的ECC解码数据可以通过第五路径235被传送到路径控制器270。如果码字的错误被辨别为不可校正错误，则从UED 260输出的ECC解码数据可以包括指示不可校正错误的标志。

路径控制器270可以输出通过第一路径231、第二路径232、第四路径234或第五路径235输入的ECC解码数据。尽管储存在快速路径控制器220中的码字通过第一路径231传送，但是在本实施方式中通过第一路径231传送到路径控制器270的每个码字可以被称为ECC解码数据。路径控制器270可以按照通过第一路径231、第二路径232、第四路径234或第五路径235传送ECC解码数据的相同顺序来输出ECC解码数据。

ECC解码器142可以按非顺次的方式或无序地输出ECC解码数据。ECC解码器142的ECC解码数据的非顺次输出意味着ECC解码器142没有按照从存储介质向ECC解码器142输入码字的顺序输出ECC解码数据，而是按照将ECC解码数据被输入到路径控制器270的顺序输出ECC解码数据。具体地，对于一个实施方式，可以假设从存储介质顺次输出第一码字和第二码字。在这种情况下，在计算第一码字的第一校验子之后，可以计算第二码字的第二校验子。因此，在一般的ECC解码器的情况下，在从一般的ECC解码器输出与使用第一校验子执行第一ECC解码操作的结果相对应的第一ECC解码数据之后，从ECC解码器输出与使用第二校验子执行第二ECC解码操作的结果相对应的第二ECC解码数据。然而，在ECC解码器142的情况下，如果第二ECC解码操作在第一ECC解码操作终止之前终止，则第二ECC解码数据可以在第一ECC解码数据被输入到路径控制器270之前被输入到路径控制器270。随后，由于路径控制器270的非顺次操作，ECC解码器142可以早于第一ECC解码数据输出第二ECC解码数据。

图3是示出图2的ECC解码器142中包括的无序的多个错误解码逻辑电路250的示例的框图。参照图3，无序的多个错误解码逻辑电路250可以被配置成包括KES块310和CSEE块320。KES块310可以从校验子计算块(图2的210)接收校验子，以计算并输出指示错误位置和错误量的多项式。CSEE块320可以从KES块310接收多项式并且可以执行矩阵运算以寻找多项式的解。在这种情况下，矩阵的行尺寸可以等于多项式的尺寸，并且矩阵的列尺寸可以等于码字的尺寸。CSEE块320可以输出最终的ECC解码数据作为矩阵运算的结果。如果找到多项式的解，则从CSEE块320输出的ECC解码数据可以对应于校正的码字。相反，如果未找到多项式的解，则从CSEE块320输出的ECC解码数据可以对应于误符码。

KES块310可以包括多个KES级(例如第一KES级至第N KES级311-1、311-2、…和311-N)和KES路径控制器312。第一KES级至第N KES级311-1、311-2、…和311-N可以耦接成级联，使得前一KES级的输出数据被输入到直接连接到前一KES级的下一KES级。第一KES级至第N KES级311-1、311-2、…和311-N中的第一KES级311-1可以使用输入到第一KES级311-1的校验子来计算第一错误位置/量多项式。如果通过第一KES级311-1的操作没有识别出错误位置和错误量，则第一错误位置/量多项式可以被输入到第二KES级311-2。第二KES级311-2也可以使用第一错误位置/量多项式计算第二错误位置/量多项式，并且如果通过第二KES级311-2的操作没有识别出错误位置和错误量，则第二错误位置/量多项式可以被输入到第三KES级311-3。上述错误位置/量多项式的计算可以从第一KES级311-1到第N KES级311-N被顺次地执行。

如果通过第一KES级至第N KES级311-1、311-2、…和311-N中的某个KES级的操作识别出错误位置和错误量，则从该某个KES级输出的错误位置/量多项式未被传送到该某个KES级的下一KES级，而是被直接传送到KES路径控制器312。例如，如果在通过第一KES级311-1的操作计算出的第一错误位置/量多项式中识别出错误位置和错误量，则第一错误位置/量多项式没有被输入到第二KES级311-2，而是被输入到KES路径控制器312。然而，在最后KES级(即，第N KES级311-N)的情况下，第N错误位置/量多项式可以被传送到KES路径控制器312，而与在第N错误位置/量多项式中是否识别出错误位置和错误量无关。这样，可以在错误位置/量多项式的计算期间根据错误位置和错误量的识别而将错误位置/量多项式从第一KES级至第N KES级311-1、311-2、…和311-N中的一个KES级直接传送到KES路径控制器312。

KES路径控制器312可以从第一KES级至第N KES级311-1、311-2、…和311-N中的每个KES级接收错误位置/量多项式，以无序地输出错误位置/量多项式。KES路径控制器312的错误位置/量多项式的非顺次输出意味着KES路径控制器312按照错误位置/量多项式被输入到KES路径控制器312的顺序输出错误位置/量多项式。因此，较晚输入到KES块310的码字(或校验子)的错误位置/量多项式可以根据第一KES级至第N KES级311-1、311-2、…和311-N的操作结果而相比于较早输入到KES块310的码字(或校验子)的错误位置/量多项式更早地从KES路径控制器312输出。如参照图2描述的，对于一个实施方式，可以假设第一码字和第二码字被从主机顺次地输出。在这种情况下，在计算第一码字的第一校验子之后，可以计算第二码字的第二校验子。因此，在第一校验子被输入到KES块310之后，第二校验子可以被输入到KES块310。现在，对于一个实施方式，可以假设根据KES块310对第一校验子和第二校验子的操作的结果，从第N KES级311-N输出的第N错误位置/量多项式和从第一KES级311-1输出的第一错误位置/量多项式被输入到KES路径控制器312。在这种情况下，第一错误位置/量多项式可以在第二错误位置/量多项式被输入到KES路径控制器312之前被输入到KES路径控制器312。因此，KES路径控制器312可以根据非顺次操作而相比于关于第一码字的第N错误位置/量多项式较早地输出关于第二码字的第一错误位置/量多项式。

CSEE块320可以寻找从KES路径控制器312输出的错误位置/量多项式的解，以获得错误位置和错误量。在一个实施方式中，CSEE块320可以被配置成包括Chien矩阵、Forney矩阵和Galois乘法器/Galois反相器。Chien矩阵可以执行关于错误位置/量多项式的Chien矩阵运算以获得错误位置。Forney矩阵可以执行关于错误位置/量多项式的Forney矩阵运算以获得错误量。Galois乘法器/Galois反相器可以执行关于Chien矩阵运算和Forney矩阵运算的结果的Galois乘法运算和Galois反相运算以生成最终的ECC解码数据。最终的ECC解码数据可以根据错误是否被校正而为被校正的码字或者未被校正的码字。

从CSEE块320输出的ECC解码数据可以根据是否检测到不可校正错误候选者而通过第四路径234被传送到路径控制器270或者通过第五路径235被传送到UED 260。在一个实施方式中，第一KES级至第N KES级311-1、311-2、…和311-N中的每个可以根据错误位置/量多项式的计算结果辨别错误位置/量多项式是否对应于不可校正错误候选者。如果通过KES路径控制器312从KES级输出的错误位置/量多项式对应于不可校正错误候选者，则从CSEE块320输出的ECC解码数据可以被传送到UED 260。相反，如果通过KES路径控制器312从KES级输出的错误位置/量多项式与不可校正错误候选者不对应，则从CSEE块320输出的ECC解码数据可以被传送到路径控制器270。

图4是示出图3的无序的多个错误解码逻辑电路250中包括的第一KES级311-1的配置的框图。除了第一KES级311-1接收校验子之外，第一KES级311-1可以具有与第二KES级至第N KES级311-2、…和311-N中的每个相同的配置。第二KES级至第N KES级311-2、…和311-N中的每个可以接收从前一KES级输出的错误位置/量多项式。参照图4，第一KES级311-1可以被配置成包括多路复用器361-1、第一KES单元362-11和第二KES单元362-12以及早停控制器363-1。多路复用器361-1可以通过第一输入端子接收校验子并且通过第二输入端子接收第二KES单元362-12的输出数据。多路复用器361-1也可以从早停控制器363-1接收控制信号并且可以根据控制信号而输出校验子或者第二KES单元362-12的输出数据。

第一KES单元362-11和第二KES单元362-12中的每个可以使用Berlkamp-Messey算法(BMA)执行计算操作，以输出错误位置/量多项式。用于生成错误位置/量多项式的计算操作可以由多个KES单元(即第一KES单元362-11和第二KES单元362-12)顺次地执行。在第一KES级311-1中包括的KES单元的数目可以根据实施方式而被设置为不同。如果在第一KES级311-1中包括的KES单元的数目增加，则计算错误位置/量多项式的准确性可以提高，但是错误位置/量多项式的计算时间会增加。第一KES单元362-11可以使用从多路复用器361-1输出的校验子执行错误位置/量多项式的计算操作并且可以向下一KES单元(即，第二KES单元362-12)输出计算操作的结果。从与最后的KES单元对应的第二KES单元362-12输出的错误位置/量多项式可以被输入到多路复用器361-1的第二输入端子，以用于错误位置/量多项式的迭代计算操作。此外，从与最后的KES单元对应的第二KES单元362-12输出的错误位置/量多项式也可以被输入到早停控制器363-1。

早停控制器363-1可以将从第二KES单元362-12输出的错误位置/量多项式传送到KES路径控制器312或下一KES级(即，第二KES级311-2)。在一个实施方式中，早停控制器363-1可以向多路复用器361-1的控制端子输出控制信号以选择多路复用器361-1的输出信号。在一个实施方式中，早停控制器363-1可以辨别通过输入到早停控制器363-1的错误位置/量多项式是否识别出错误位置和错误量。如果通过从第二KES单元362-12传送到早停控制器363-1的错误位置/量多项式识别出错误位置和错误量，则早停控制器363-1可以将错误位置/量多项式输出到KES路径控制器312。相反，如果通过从第二KES单元362-12传送到早停控制器363-1的错误位置/量多项式未能识别出错误位置和错误量，则早停控制器363-1可以将错误位置/量多项式输出到第二KES级311-2，以用于附加的错误位置/量多项式的计算。

在一个实施方式中，早停控制器363-1可以辨别输入到早停控制器363-1的错误位置/量多项式是否对应于不可校正错误候选者。关于错误位置/量多项式是否对应于不可校正错误候选者的辨别可以通过考虑错误位置/量多项式中包括的错误的数目来执行。早停控制器363-1可以向KES路径控制器312输出关于错误位置/量多项式是否对应于不可校正错误候选者的标志。在一个实施方式中，如果错误位置/量多项式被视为不可校正错误候选者，则早停控制器363-1可以向KES路径控制器312输出具有逻辑“高(1)”电平的标志以及错误位置/量多项式。相反，如果错误位置/量多项式未被视为不可校正错误候选者，则早停控制器363-1可以向KES路径控制器312输出具有逻辑“低(0)”电平的标志以及错误位置/量多项式。

图5是示出与图1和图2中示出的ECC解码器142的另一示例对应的ECC解码器442的框图。参照图5，ECC解码器422可以被配置成包括校验子计算块410、KES块510、CSEE块520、UED 550、快速路径控制器610、缓冲存储器620和多路复用器640。ECC解码器442可以具有快速解码路径和正常解码路径。快速解码路径可以被限定为在错误数目至多为一个时籍其传送与ECC解码操作相关的数据的路径。正常解码路径可以被限定为在错误数目为至少两个时籍其传送与ECC解码操作相关的数据的路径。

校验子计算块410可以接收来自存储介质的码字以生成并输出校验子。从校验子计算块410输出的校验子可以被传送到KES块510。在一个实施方式中，校验子计算块410可以向快速路径控制器610输出第一控制信号CS1。第一控制信号CS1可以是在计算校验子之后指示错误存在或不存在的信号。例如，如果在计算校验子之后不存在错误，则校验子计算块410可以向快速路径控制器610输出具有逻辑“低(0)”电平的第一控制信号CS1。相反，如果在计算校验子之后存在错误，则校验子计算块410可以向快速路径控制器610输出具有逻辑“高(1)”电平的第一控制信号CS1。

快速路径控制器610可以接收从存储介质输出的码字和从校验子计算块410输出的第一控制信号CS1。此外，快速路径控制器610还可以接收来自KES块510的ECC解码数据。输入到快速路径控制器610的码字可以被暂时储存到快速路径控制器610中包括的储存区域中。快速路径控制器610可以根据第一控制信号CS1的逻辑电平而执行适当的数据输入/输出(I/O)操作。例如，如果第一控制信号CS1具有逻辑“低(0)”电平(指示不存在错误)，则快速路径控制器610可以将储存到快速路径控制器610中的码字输出到多路复用器640的输入端子。然而，如果第一控制信号CS1具有逻辑“高(1)”电平(指示存在错误)并且ECC解码数据被从KES块510传送到快速路径控制器610，则快速路径控制器610可以向多路复用器640的输入端子输出从KES块510输出的ECC解码数据。相反，如果如果第一控制信号CS1具有逻辑“高(1)”电平(指示存在错误)但是没有ECC解码数据被从KES块510传送到快速路径控制器610，则快速路径控制器610可以向缓冲存储器620传送储存到快速路径控制器610中的码字。

KES块510可以被配置成包括多个KES级(例如，第一KES级511-0至第六KES级511-5)、单个错误解码器512和无序的KES路径控制器513。第一KES级511-0至第六KES级511-5中的每个可以执行错误位置/量多项式的计算操作。第一KES级511-0至第六KES级511-5可以耦接成级联，使得前一KES级的输出数据被输入到直接连接前一KES级的下一KES级。从校验子计算块410接收校验子的第一KES级511-0的输出数据可以被输入到单个错误解码器512或第二KES级511-1。第二KES级511-1至第五KES级511-4中的每个的输出数据可以被输入到下一KES级或者无序的KES路径控制器513。与最后KES级对应的第六KES级511-5的输出数据可以被输入到无序的KES路径控制器513。

第一KES级511-0至第六KES级511-5中的每个可以具有与参照图4描述的第一KES级311-1基本上相同的配置。第一KES级511-0可以接收来自校验子计算块410的校验子，以计算并输出第一错误位置/量多项式。在生成第一错误位置/量多项式之后，第一KES级511-0可以辨别错误数目是一个还是至少两个。如果错误数据是一个(即，码字包括单个错误)，则第一KES级511-0可以将计算的错误位置/量多项式输出到单个错误解码器512。相反，如果错误数据是至少两个(即，码字包括至少两个错误)，则第一KES级511-0可以将计算的错误位置/量多项式输出到第二KES级511-1。在一个实施方式中，从第一KES级511-0传送到第二KES级511-1的第一错误位置/量多项式可以被分离为第一错误定位多项式(ELP)和第一错误量多项式(EMP)。ELP可以是识别错误位置的多项式，而EMP可以是识别错误量的多项式。

第二KES级511-1可以使用BMA执行从第一KES级511-0输出的第一ELP和第一EMP的计算操作，以生成并输出第二ELP和第二EMP。同样地，第三KES级511-2至第六KES级511-5中的每个可以使用BMA执行从前一KES级输出的ELP和EMP的计算操作，以生成并输出与计算操作的结果对应的其ELP和其EMP。如参照图4描述的，如果通过在第二KES级511-1至第六KES级511-5之中的某个KES级中包括的早停控制器(对应于图4的早停控制器363-1)识别出错误位置和错误量，则该某个KES级可以不将ELP和EMP传送到下一KES级，而是传送到无序的KES路径控制器513。

无序的KES路径控制器513可以接收来自第二KES级511-1至第六KES级511-5中的每个的ELP和EMP，以非顺次地输出ELP和EMP。从无序的KES路径控制器513输出的ELP和EMP可以被输入到CSEE块520。从无序的KES路径控制器513输出的数据的顺序可以是无序的。即，无序的KES路径控制器513可以不按照从存储介质输出数据的顺序，而是按照数据被输入到KES块510中的无序的KES路径控制器513的顺序来输出数据。因此，较晚输入到ECC解码器442的码字(或校验子)的ELP和EMP可以根据第二KES级511-1至第六KES级511-5中的每个的操作结果而相比于较早输入到ECC解码器442的码字(或校验子)的ELP和EMP更早地从无序的KES路径控制器513输出。

CSEE块520可以寻找从无序的KES路径控制器513输出的ELP和EMP的解，以获得错误位置和错误量。CSEE块520可以输出ECC解码数据，并且ECC解码数据可以被输入到UED550。在一个实施方式中，CSEE块520可以被配置成包括CSEE控制器521、Forney矩阵522、Chien奇矩阵524、Chien偶矩阵525和Galois乘法器/Galois反相器526。CSEE控制器521可以接收来自无序的KES路径控制器513的ELP和EMP并且可以将ELP和EMP输出到Forney矩阵522、Chien奇矩阵524和Chien偶矩阵525中的每个。

Forney矩阵522可以使用Forney算法通过ELP与EMP之间的关系寻找错误量。Chien奇矩阵524和Chien偶矩阵525可以执行用于寻找ELP的解的计算操作。在本实施方式中，Forney矩阵522的计算操作以及Chien奇矩阵524和Chien偶矩阵525的计算操作可以并行地执行。Galois乘法器/Galois反相器526可以执行关于Forney矩阵522、Chien奇矩阵524和Chien偶矩阵525的操作结果的Galois乘法运算和Galois反相运算，以生成最终的ECC解码数据。

UED 550可以从缓冲存储器620接收码字并且还可以从CSEE块520接收ECC解码数据。在一个实施方式中，UED 520可以包括异或算术元件630。异或算术元件630可以逐比特位执行从缓冲存储器620输出的码字和从CSEE块520输出的ECC解码数据的异或运算，从而输出最终的ECC解码结果数据。在一个实施方式中，如果作为在UED 550中执行的异或运算的结果所有比特位被生成为具有逻辑“低(0)”电平，则意味着码字的错误被校正。相反，如果作为在UED 550中执行的异或运算的结果所有比特位被生成为具有逻辑“高(1)”电平，则码字的错误可以被视为不可校正错误。如果码字的错误被辨别为不可校正错误，则从UED550输出的ECC解码数据可以包括指示不可校正错误的标志。从UED 550输出的ECC解码数据可以被输入到多路复用器640的输入端子。

多路复用器640可以具有第一输入端子、第二输入端子和输出端子。通过快速解码路径传送的ECC解码数据可以被输入到多路复用器640的第一输入端子。因此，从快速路径控制器610输出的ECC解码数据可以被输入到多路复用器640的第一输入端子。通过正常解码路径传送的ECC解码数据可以被输入到多路复用器640的第二输入端子。因此，从UED 550输出的ECC解码数据可以被输入到多路复用器640的第二输入端子。多路复用器640可以输出通过第一输入端子和第二输入端子中的一个输入的ECC解码数据。如果从快速路径控制器610输出的ECC解码数据和从UED 550输出的ECC解码数据通过第一输入端子和第二输入端子被同时输入到多路复用器640，则多路复用器640可以相比于通过多路复用器640的第一输入端子输入的ECC解码数据较早地输出通过多路复用器640的第二输入端子输入的ECC解码数据。

图6和图7是分别示出图5中所示的ECC解码器442中的处理非错误数据的过程的框图和时序图。在图6中，与图5中所用相同的附图标记表示相同的元件。参照图6和图7，对于一个实施方式，可以假设从存储介质输出的码字E具有176字节的数据尺寸。在一个实施方式中，如果突发长度被设定为四，则码字E可以包括第一码字E0、第二码字E1、第三码字E2和第四码字E3，每个码字具有44字节的数据尺寸。在这种情况下，第一码字E0、第二码字E1、第三码字E2和第四码字E3可以被顺次地输入到校验子计算块410和快速路径控制器610中的每个。校验子计算块410可以计算并输出码字E的校验子SE。如果在校验子SE的计算期间检测到没有错误，则校验子计算块410可以向快速路径控制器610输出具有逻辑“低(0)”电平的第一控制信号CS1。如果具有逻辑“低(0)”电平的第一控制信号CS1被输入到快速路径控制器610，则快速路径控制器610可以将码字E传送到多路复用器640的第一输入端子。在这种情况下，多路复用器640可以输出码字E作为最终ECC解码数据。

图8和图9是分别示出图5中所示的ECC解码器442中的处理单个错误数据的过程的框图和时序图。在图8中，与图5中所用的相同的附图标记表示相同的元件。参照图8和图9，对于一个实施方式，可以假设从存储介质输出的码字C具有176字节的数据尺寸。如果突发长度被设定为四，则码字C可以包括第一码字C0、第二码字C1、第三码字C2和第四码字C3，每个码字具有44字节的数据尺寸。在这种情况下，第一码字C0、第二码字C1、第三码字C2和第四码字C3可以被顺次地输入到校验子计算块410和快速路径控制器610中的每个。校验子计算块410可以计算并输出码字C的校验子SC。如果在校验子SC的计算期间存在错误，则校验子计算块410可以向快速路径控制器610输出具有逻辑“高(1)”电平的第一控制信号CS1。如果具有逻辑“高(1)”电平的第一控制信号CS1被输入到快速路径控制器610，则快速路径控制器610等待从KES块510输出的ECC解码数据。

从校验子计算块410输出的校验子SC可以被输入到KES块510的第一KES级511-0。第一KES级511-0可以执行校验子SC的矩阵运算以计算错误位置/量多项式PC。如果在错误位置/量多项式PC的计算期间检测到单个错误，则第一KES级511-0可以将错误位置/量多项式PC输出到单个错误解码器512。单个错误解码器512可以寻找错误位置/量多项式PC的解以校正单个错误。被校正的ECC解码数据C可以被输入到快速路径控制器610。由于具有逻辑“高(1)”电平的第一控制信号CS1和被校正的ECC解码数据C被输入到快速路径控制器610，因此快速路径控制器610可以向多路复用器640的第一输入端子输出被校正的ECC解码数据C。在这种情况下，多路复用器640可以输出与被校正的ECC解码数据对应的码字C作为最终ECC解码数据。

图10和图11分别是示出图5中所示的ECC解码器442中的处理多个错误数据的过程的框图和时序图。在图10中，与图5中所用相同的附图标记表示相同的元件。参照图10和图11，对于一个实施方式，可以假设从存储介质输出的码字A、B和D中的每个具有176字节的数据尺寸。在本实施方式中，还可以假设码字A具有21个错误、码字B具有18个错误，并且码字D具有9个错误。

如果突发长度被设定为四，则码字A可以包括第一码字A0、第二码字A1、第三码字A2和第四码字A3，每个码字具有44字节的数据尺寸。此外，码字B可以包括第一码字B0、第二码字B1、第三码字B2和第四码字B3，每个码字具有44字节的数据尺寸。再者，码字D可以包括第一码字D0、第二码字D1、第三码字D2和第四码字D3，每个码字具有44字节的数据尺寸。在这种情况下，第一码字至第四码字A0、A1、A2和A3可以被顺次地输入到校验子计算块410和快速路径控制器610中的每个。随后，第一码字至第四码字B0、B1、B2和B3可以被顺次地输入到校验子计算块410和快速路径控制器610中的每个。接着，第一码字至第四码字D0、D1、D2和D3可以被顺次地输入到校验子计算块410和快速路径控制器610中的每个。尽管码字A、B和D从存储介质被顺次地输入到ECC解码器442，但是由于非顺次操作(即无序操作)被施加到ECC解码器442，因此从ECC解码器442输出的码字A、B和D的ECC解码数据的顺序可能不同于码字A、B和D被输入到ECC解码器442的顺序。

具体地，校验子计算块410可以计算码字A、B和D的校验子SA、SB和SD以顺次地输出校验子SA、SB和SD。作为校验子SA、SB和SD的计算结果，校验子计算块410可以向快速路径控制器610输出具有逻辑“高(1)”电平的第一控制信号CS1。从校验子计算块410输出的校验子SA、SB和SD可以被顺次地输入到KES块510的第一KES级511-0。第一KES级511-0可以顺次地执行校验子SA、SB和SD的矩阵运算以生成错误位置/量多项式PA、PB和PD。如果在生成错误位置/量多项式PA、PB和PD中的每个的期间检测到至少两个错误，则第一KES级511-0可以将错误位置/量多项式PA、PB和PD顺次地输出到第二KES级511-1。

如参照图5描述的，从第一KES级511-0传送到第二KES级511-1的错误位置/量多项式PA、PB和PD中的每个可以被分离为ELP和EMP。在码字A的情况下，由于码字A中包括的错误数目是21，因此可能需要用于错误位置/量多项式PA的21个计算周期。在码字B的情况下，由于码字B中包括的错误数目是18，因此可能需要用于错误位置/量多项式PB的18个计算周期。因此，码字A和B的错误位置/量多项式PA和PB可以从第六KES级511-5传送到无序的KES路径控制器513。相反，在码字D的情况下，由于码字D中包括的错误数目是9，因此可能需要用于错误位置/量多项式PD的9个计算周期。因此，码字D的错误位置/量多项式PD可以从第三KES级511-2传送到无序的KES路径控制器513。

如图11中所示，从第三KES级511-2输出错误位置/量多项式PD(即，错误位置/量多项式PD被输入到无序的KES路径控制器513)的时间点可以位于从第六KES级511-5输出错误位置/量多项式PA的时间点与从第六KES级511-5输出错误位置/量多项式PB的时间点之间。因此，错误位置/量多项式PA、错误位置/量多项式PD和错误位置/量多项式PB可以被顺次地输入到无序的KES路径控制器513。也就是说，尽管码字A、B和D被顺次地输入到ECC解码器442，但是用于码字A的错误位置/量多项式PA可以被最早输入到无序的KES路径控制器513，并且用于码字D的错误位置/量多项式PD和用于码字B的错误位置/量多项式PB可以随后被顺次地输入到无序的KES路径控制器513。无序的KES路径控制器513可以按照与从第二KES级511-1到第六KES级511-5输出错误位置/量多项式PA、PD和PB的相同的顺序向CSEE块520输出错误位置/量多项式PA、PD和PB。

如上文所述，错误位置/量多项式可以按照错误位置/量多项式PA、PD和PB的顺序被输入到KES块510中的无序的KES路径控制器513。由于无序的KES路径控制器513按照与错误位置/量多项式被输入到无序的KES路径控制器513相同的顺序输出错误位置/量多项式，因此无序的KES路径控制器513可以向CSEE块520顺次地输出错误位置/量多项式PA、PD和PB。CSEE块520的计算操作可以根据错误位置/量多项式的输入顺序来执行。因此，可以从CSEE块520顺次地输出ECC解码数据、ECC解码数据和ECC解码数据。

从CSEE块520输出的ECC解码数据、ECC解码数据和ECC解码数据可以被输入到UED 550的异或算术元件630。此外，储存在缓冲存储器620中的码字、码字和码字也可以被输入到UED 550的异或算术元件630。如参照图5描述的，异或算术元件630可以执行码字、和与ECC解码数据、和的异或运算，以生成并且通过多路复用器640顺次地输出ECC解码数据A、D和B。这样，根据一个实施方式的ECC解码器442可以使用无序的KES计算来执行多个错误码字的ECC解码操作，从而减少在数据读取模式下的延时。

图12和图13分别是示出图5中所示的ECC解码器442中的处理具有不同数目的错误的多个码字A、B、C、D、E、F和G的过程的框图和时序图。在图12中，与图5中所用相同的附图标记表示相同的元件。参照图12和图13，对于一个实施方式，可以假设从存储介质输出的码字A、B、C、D、E、F和G中的每个具有176字节的数据尺寸。如果突发长度被设定为四，则码字A可以包括第一码字A0、第二码字A1、第三码字A2和第四码字A3，每个码字具有44字节的数据尺寸。此外，码字B可以包括第一码字B0、第二码字B1、第三码字B2和第四码字B3，每个码字具有44字节的数据尺寸，码字C可以包括第一码字C0、第二码字C1、第三码字C2和第四码字C3，每个码字具有44字节的数据尺寸，码字D可以包括第一码字D0、第二码字D1、第三码字D2和第四码字D3，每个码字具有44字节的数据尺寸，码字E可以包括第一码字E0、第二码字E1、第三码字E2和第四码字E3，每个码字具有44字节的数据尺寸，码字F可以包括第一码字F0、第二码字F1、第三码字F2和第四码字F3，每个码字具有44字节的数据尺寸，并且码字G可以包括第一码字G0、第二码字G1、第三码字G2和第四码字G3，每个码字具有44字节的数据尺寸。在这种情况下，码字A0、A1、A2、A3、B0、B1、B2、B3、C0、C1、C2、C3、D0、D1、D2、D3、E0、E1、E2、E3、F0、F1、F2、F3、G0、G1、G2和G3可以被顺次地输入到校验子计算块410和快速路径控制器610中的每个。尽管码字A、B、C、D、E、F和G从存储介质被顺次地输入到ECC解码器442，但是由于非顺次操作(即无序操作)被施加到ECC解码器442，因此从ECC解码器442输出码字A、B、C、D、E、F和G的ECC解码数据的顺序可能不同于码字A、B、C、D、E、F和G被输入到ECC解码器442的顺序。

具体地，校验子计算块410可以计算码字A、B、C、D、E、F和G的校验子SA、SB、SC、SD、SE、SF和SG以顺次地输出校验子SA、SB、SC、SD、SE、SF和SG。在本实施方式中，还可以假设码字A、B、D和F分别具有21个错误、18个错误、9个错误和2个错误，码字C具有单个错误，并且码字E和G没有错误。由于校验子计算是按照与码字被输入到校验子计算块410相同的顺序被执行的，因此可以从校验子计算块410顺次地输出校验子SA、SB、SC、SD、SE、SF和SG。此外，校验子计算块410还可以向快速路径控制器610顺次地输出具有逻辑“高(1)”电平、逻辑“高(1)”电平、逻辑“高(1)”电平、逻辑“高(1)”电平、逻辑“低(0)”电平、逻辑“高(1)”电平和逻辑“低(0)”电平的第一控制信号CS1。如参照图5描述的，当第一控制信号CS1具有逻辑“低(0)”电平时，码字中不存在错误，而当第一控制信号CS1具有逻辑“高(1)”电平时，码字中存在至少一个错误。

从校验子计算块410输出的校验子SA、SB、SC、SD、SE、SF和SG可以被顺次地输入到KES块510的第一KES级511-0。尽管没有错误的码字E和G的校验子SE和SG被输入到第一KES级511-0，但是第一KES级511-0不会计算并生成针对校验子SE和SG的任何错误位置/量多项式。也就是说，第一KES级511-0可以仅计算并生成针对校验子SA、SB、SC、SD和SF的错误位置/量多项式。针对具有单个错误的校验子SC的错误位置/量多项式PC可以被输入到单个错误解码器512。针对具有至少两个错误的校验子SA、SB、SD和SF的错误位置/量多项式PA、PB、PD和PF可以被顺次地输入到第二KES级511-1。

尽管以上计算操作在KES块510中执行，但是快速路径控制器610可以响应于具有逻辑“低(0)”电平的第一控制信号CS1而输出储存到快速路径控制器610中的码字E和G(没有错误)。从快速路径控制器610输出的码字E和G可以被输入到多路复用器640的第一输入端子。此外，接收到针对具有单个错误的校验子SC的错误位置/量多项式PC的单个错误解码器512可以寻找错误位置/量多项式PC的解以校正该单个错误。被校正的ECC解码数据C可以被输入到快速路径控制器610。快速路径控制器610可以将被校正的ECC解码数据C输出到多路复用器640的第一输入端子。

如上文所述，没有错误或具有单个错误的码字C、E和G的ECC解码数据可以通过快速路径控制器610被输入到多路复用器640的第一输入端子。在这种情况下，ECC解码数据可以按照ECC解码数据C、E和G的顺序被输入到快速路径控制器610。具体地，在没有错误的码字E和G的情况下，在KES块510中没有执行错误位置/量多项式的计算，并且码字E和G可以仅通过快速路径控制器610被输入到多路复用器640。然而，如图13中所示，从第一KES级511-0输出错误位置/量多项式PC的时间点可以领先于计算校验子SE和SG的时间点。这意味着在没有错误的码字E和G被输入到快速路径控制器610之前，针对具有单个错误的码字C的ECC解码数据C被输入到快速路径控制器610。因此，码字C的ECC解码数据C可以最早从快速路径控制器610被输出，并且然后码字E和G的ECC解码数据可以从快速路径控制器610被顺次地输出。

同时，针对具有至少两个错误的校验子SA、SB、SD和SF的错误位置/量多项式PA、PB、PD和PF的计算操作可以在第二KES级511-1至第六KES级511-5中被顺次地执行。具体地，由第一KES级511-0生成的错误位置/量多项式PA、PB、PD和PF可以被输入到第二KES级511-1。如参照图5描述的，从第一KES级511-0传送到第二KES级511-1的错误位置/量多项式PA、PB、PD和PF中的每个可以被分离成ELP和EMP。第二KES级511-1可以顺次地执行错误位置/量多项式PA、PB、PD和PF的计算操作以识别错误位置和错误量。

由于在第二KES级511-1中第一次计算的错误位置/量多项式PA的码字A具有21个错误，因此在第二KES级511-1中计算的错误位置/量多项式PA可以被输入到第三KES级511-2。随后，由于在第二KES级511-1中第二次计算的错误位置/量多项式PB的码字B具有18个错误，因此在第二KES级511-1中计算的错误位置/量多项式PB也可以被输入到第三KES级511-2。接着，由于在第二KES级511-1中第三次计算的错误位置/量多项式PD的码字D具有9个错误，因此在第二KES级511-1中计算的错误位置/量多项式PD也可以被输入到第三KES级511-2。然而，在第二KES级511-1中最后计算的错误位置/量多项式PF的码字F具有两个错误。因此，通过第二KES级511-1的计算可以获得具有识别出的错误位置和识别出的错误量的错误位置/量多项式PF，并且错误位置/量多项式PF未被输入到第三KES级511-2，而是被直接输入到无序的KES路径控制器513。

第三KES级511-2可以顺次地执行错误位置/量多项式PA、PB和PD的计算操作以识别错误位置和错误量。由于在第三KES级511-2中第一次计算的错误位置/量多项式PA的码字A具有21个错误，因此在第三KES级511-2中计算的错误位置/量多项式PA可以被输入到第四KES级511-3。随后，由于在第三KES级511-2中第二次计算的错误位置/量多项式PB的码字B具有18个错误，因此在第三KES级511-2中计算的错误位置/量多项式PB也可以被输入到第四KES级511-3。然而，在第三KES级511-2中最后计算的错误位置/量多项式PD的码字D具有9个错误。因此，通过第三KES级511-2的计算可以获得具有识别出的错误位置和识别出的错误量的错误位置/量多项式PD，并且错误位置/量多项式PD未被输入到第四KES级511-3，而是被直接输入到无序的KES路径控制器513。

第四KES级511-3可以顺次地执行错误位置/量多项式PA和PB的计算操作以识别错误位置和错误量。由于错误位置/量多项式PA的码字A具有21个错误并且错误位置/量多项式PB的码字B具有18个错误，因此在第四KES级511-3中计算的错误位置/量多项式PA和PB可以被顺次地输入到第五KES级511-4。由于通过第五KES级511-4中的计算操作仍未能识别出错误位置和错误量，因此在第五KES级511-4中计算的错误位置/量多项式PA和PB可以被顺次地输入到第六KES级511-5。随后，第六KES级511-5可以将错误位置/量多项式PA和PB输出到无序的KES路径控制器513。

如上文所述，尽管具有至少两个错误的码字A、B、D和F被顺次地输入到ECC解码器442，但是错误位置/量多项式可以按照通过21个计算操作周期生成的错误位置/量多项式PA、通过9个计算操作周期生成的错误位置/量多项式PD、通过18个计算操作周期生成的错误位置/量多项式PB和通过2个计算操作周期生成的错误位置/量多项式PF的顺序被输入到无序的KES路径控制器513。具体地，如图13中所示，具有2个错误的错误位置/量多项式PF可以从设置在输出其他错误位置/量多项式PA、PB和PD的KES级的前一级处的KES级(即，第二KES级511-1)输出，并且可以被输入到无序的KES路径控制器513。然而，从校验子计算块410输出校验子SF的时间点可以晚于错误位置/量多项式PA、PD和PB被输入到无序的KES路径控制器513的时间点。因此，错误位置/量多项式PF可以晚于错误位置/量多项式PA、PD和PB被输入到无序的KES路径控制器513。

此外，具有9个错误的错误位置/量多项式PD可以从第三KES级511-2传送到无序的KES路径控制器513。从第三KES级511-2输出错误位置/量多项式PD的时间点可以位于从第六KES级511-5输出错误位置/量多项式PA的时间点与从第六KES级511-5输出错误位置/量多项式PB的时间点之间。因此，错误位置/量多项式可以按照错误位置/量多项式PA、错误位置/量多项式PD和错误位置/量多项式PB的顺序被输入到无序的KES路径控制器513。结果，无序的KES路径控制器513可以按照从第二KES级511-1到第六KES级511-5输出错误位置/量多项式PA、PD和PB相同的顺序将错误位置/量多项式PA、PD和PB输出到CSEE块520。

CSEE块520的计算操作可以根据错误位置/量多项式PA、PD、PB和PF的输入顺序来执行。因此，可以从CSEE块520顺次输出ECC解码数据、ECC解码数据、ECC解码数据和ECC解码数据。从CSEE块520输出的ECC解码数据、、和可以被输入到UED 550的异或算术元件630。此外，储存在缓冲存储器620中的码字、码字、码字和码字也可以被输入到UED 550的异或算术元件630。如参照图5描述的，异或算术元件630可以逐比特位执行码字、、和与ECC解码数据、、和的异或运算，以生成并且通过多路复用器640顺次地输出ECC解码数据A、D、B和F。

如图13所示，ECC解码数据可以按照ECC解码数据C、E、A、D/G、B和F的顺序被输入到多路复用器640。如图13中的附图标记700所指示的，通过快速路径控制器610传送的ECC编码数据G和通过UED 550传送的ECC解码数据D可以被同时分别输入到多路复用器640的第一输入端子和第二输入端子。在这种情况下，优先级可以被提供给输入到第一输入端子的ECC解码数据G或者输入到第二输入端子的ECC解码数据D。在一个实施方式中，优先级可以被提供给输入到第二输入端子的ECC解码数据D而非输入到第一输入端子的ECC解码数据G。因此，ECC解码数据G可以早于ECC解码数据D从多路复用器640输出。

上文出于说明性目的已公开了本公开的技术的实施方式。本领域普通技术人员将认识到：可以进行各种修改、添加和替换。尽管本文包含许多具体细节，但是这些具体细节不应被解释为对本教导的范围或者要求保护的范围的限制，而是应被解释为对本教导的具体实施方式特定的特征的描述。本文中在不同的实施方式的上下文中描述的具体特征也可以在单个实施方式中组合实施。相反，在单个实施方式的上下文中描述的各种特征也可以分离地在多个实施方式中实施或者以任何适当的子组合实施。此外，尽管上文将特征描述为以特定组合实施，甚至在最初时要求如此，但是来自所要求保护的组合的一个或更多个特征在一些情况下可以脱离该组合，并且要求保护的组合可以包括子组合或者子组合的变型。