贴合SOI晶圆的制造方法及贴合SOI晶圆

摘要

本发明涉及一种贴合SOI晶圆的制造方法，具有以下工序：使用电阻率100Ω·cm以上的单晶硅晶圆作为基底晶圆，在所述基底晶圆的贴合面侧形成底层绝缘膜；在所述底层绝缘膜的表面堆积多晶硅层；对所述多晶硅层的表面进行研磨；对研磨后的所述多晶硅层进行离子注入以将所述多晶硅层改性，而形成改性硅层；在所述接合晶圆的贴合面形成所述绝缘膜；经由所述绝缘膜将所述基底晶圆的所述改性硅层的表面与所述接合晶圆贴合；以及将经过贴合的所述接合晶圆薄膜化而形成SOI层。由此，能够提供谐波特性良好的贴合SOI晶圆。

说明书

技术领域

本发明涉及一种贴合SOI晶圆的制造方法及贴合SOI晶圆。

背景技术

作为对应RF(Radio frequency，高频)设备的SOI晶圆，通过将基底晶圆的电阻率高电阻化来应对。但是，为了对应进一步的高速化而需要对应更高的频率，仅通过使用现有的高电阻晶圆逐渐无法应对。

因此，近年来使用包含由单晶硅构成的基底晶圆、基底晶圆上的多晶硅层、多晶硅层上的导电体层及导电体层上的单晶硅层的贴合半导体晶圆，详细而言为具有载流子陷阱层的所谓Trap-rich型SOI(Silicon on Insulator，绝缘体上硅)基板等，并实用化。多晶硅层作为具有使产生的载流子消失的效果的层(也称为载流子陷阱层、Trap-rich层)而发挥作用。

关于Trap-rich型SOI晶圆的制造，已知以下所示的技术。

专利文献1及专利文献2中记载有以下内容：在通过清洗基底晶圆而形成的厚度1nm左右的薄氧化膜上形成多晶硅层，从而能够抑制SOI晶圆制造工序的热处理工序及装置制造工序的热处理所导致的单晶化，并能够维持作为载流子陷阱层的效果。

专利文献3中记载有以下内容：使Trap-rich型SOI晶圆的载流子陷阱层即多晶硅层的厚度为4μm以上，使基底晶圆的电阻率为2～4kΩcm。

专利文献4中记载有以下内容：关于Trap-rich层的形成，为了避免堆积于上部的多晶硅层的磊晶生长，通过Ar等的离子注入而使下侧的多晶层的上部非晶态化(第[0043]～[0044]段等)。

专利文献5中记载有以下内容：关于Trap-rich层，包含多晶构造体或非晶态构造体，该层选自由硅、SiGe、SiC及Ge组成的组所构成的材料(权利要求1等)。

专利文献6中记载有以下内容：关于高阶射频谐波抑制区域(Trap-rich层)，能够包含稀有气体原子等(Ar等)的离子注入原子(权利要求书等)。

现有技术文献

专利文献

专利文献1：日本特开2015-211074号公报

专利文献2：日本特开2015-211061号公报

专利文献3：日本特开2016-143820号公报

专利文献4：日本特表2017-510080号公报

专利文献5：日本特表2017-538297号公报

专利文献6：日本特表2012-517691号公报

发明内容

(一)要解决的技术问题

如上所述，对应RF设备的SOI晶圆为了对应进一步的高速化，需要对应更高的频率，需要进一步提升谐波特性。进而，虽然也需要抑制在同时施加DC偏压和RF信号时的二次、三次谐波(DC偏压依赖性)，但是未曾报告关于DC偏压依赖性的抑制。

另外，在专利文献2所记载的技术中，由于在多晶硅层堆积工序中进行低温堆积及高温堆积的二阶段堆积，因此无法避免生产性的降低。在专利文献3所记载的技术中，由于使多晶硅层的厚度为4μm以上，因此生产性也由于成膜时间变长而降低。这样，在现有技术中也存在提高载流子陷阱层的谐波特性将伴随生产性降低的问题。

在此，表1示出对在现有的Trap-rich型SOI晶圆中多晶硅层的厚度与结合不良之间的关系进行调查的结果。表1所示的数据是对以堆积温度1130℃、堆积速度5μm/min形成的多晶硅层的表面进行研磨，并对研磨后的多晶硅层的厚度与结合不良的关系进行调查的结果。

[表1]

如表1所示，得知现有构造的情况下，如果使研磨后的多晶硅层的膜厚为1.7μm以下的较薄范围则会发生结合不良，即，为了避免结合不良的发生，必须使研磨后的多晶硅层为大致2μm程度以上的厚度。换句话说，如果为了提高生产性而仅使多晶硅层的膜厚变薄，则会发生结合不良的问题。但是，如果增加多晶硅层的厚度，则在生产性降低的同时会发生晶圆翘曲的问题。

本发明为了解决上述问题而做出，其目的在于，提供具有二次、三次谐波特性提高的Trap-rich层的贴合SOI晶圆的制造方法及具有二次、三次谐波特性提高的Trap-rich层的贴合SOI晶圆。

另外，本发明的目的在于，在提高具有Trap-rich层的贴合SOI晶圆的二次、三次谐波特性的同时，提高生产性并抑制晶圆的翘曲及结合不良。

(二)技术方案

本发明为了解决上述技术问题而做出，提供一种贴合SOI晶圆的制造方法，将由单晶硅构成的接合晶圆与由单晶硅构成的基底晶圆经由绝缘膜进行贴合，其特征在于，具有以下工序：使用电阻率100Ω·cm以上的单晶硅晶圆作为所述基底晶圆，在所述基底晶圆的贴合面侧形成底层绝缘膜；在所述底层绝缘膜的表面堆积多晶硅层；对所述多晶硅层的表面进行研磨；对研磨后的所述多晶硅层进行离子注入以将所述多晶硅层改性，而形成改性硅层；在所述接合晶圆的贴合面形成所述绝缘膜；经由所述绝缘膜将所述基底晶圆的所述改性硅层的表面与所述接合晶圆贴合；以及将经过贴合的所述接合晶圆薄膜化而形成SOI层。

根据这样的贴合SOI晶圆的制造方法，能够获得二次、三次谐波特性提高的Trap-rich层。尤其是能够对同时施加DC偏压及RF信号时的二次、三次谐波进行抑制。另外，通过提高Trap-rich层的谐波特性，与现有的Trap-rich层(多晶层)相比能够更加薄膜化，结果能够提高多晶层堆积的生产性，并抑制晶圆的翘曲及结合不良。

此时，所述改性硅层的膜厚可以为100nm以上1000nm以下。

由此，能够缩短堆积多晶硅层的工序所需的时间，在能够进一步提高生产性的同时，能够更有效地抑制晶圆的翘曲及结合不良。

此时，所述离子注入中的注入离子可以为Ar离子。

由此，能够更有效地使多晶构造改性。

此时，刚进行所述多晶硅层的堆积后的底层绝缘膜的厚度可以为0.5nm以上20nm以下。

由此，能够更有效地抑制SOI制造工序中热处理所导致的Trap-rich层的单晶化。

另外，根据本发明，可以提供一种贴合SOI晶圆，包含由电阻率100Ω·cm以上的单晶硅构成的基底晶圆、该基底晶圆上的底层绝缘膜、该底层绝缘膜上的改性硅层、该改性硅层上的绝缘膜及该绝缘膜上的SOI层，其特征在于，所述改性硅层具有包含球状缺陷的非晶态区域。

根据这样的贴合SOI晶圆，成为能够提高二次、三次谐波特性，并能够对同时施加DC偏压及RF信号时的二次、三次谐波进行抑制的贴合SOI晶圆。另外，能够进行改性硅层的薄膜化，成为抑制翘曲及结合不良的贴合SOI晶圆。

此时，所述改性硅层的膜厚可以为100nm以上1000nm以下。

由此，能够进一步抑制翘曲及结合不良。

此时，所述底层绝缘膜的厚度可以为0.5nm以上20nm以下。

由此，能够进一步抑制Trap-rich层的单晶化。

(三)发明效果

如上所述，根据本发明的贴合SOI晶圆的制造方法，能够获得二次、三次谐波特性提高的贴合SOI晶圆。另外，根据本发明的贴合SOI晶圆，能够成为二次、三次谐波特性提高的贴合SOI晶圆。进而，通过提高Trap-rich层的谐波特性，与现有的Trap-rich层(多晶层)相比能够更加薄膜化，结果能够提高多晶层堆积的生产性，并抑制晶圆的翘曲及结合不良。

附图说明

图1为示出本发明的SOI晶圆的制造方法的实施方式的一例的制造流程。

图2为示出本发明的SOI晶圆的实施方式的一例的示意截面图。

图3为本发明的SOI晶圆的截面TEM照片。

图4为本发明的SOI晶圆的截面TEM照片的构造说明图。

具体实施方式

以下详细说明本发明，但是本发明并不限定于此。

如上所述，寻求包含二次、三次谐波特性提高的Trap-rich层的贴合SOI晶圆的制造方法及包含二次、三次谐波特性提高的Trap-rich层的贴合SOI晶圆。

本发明人等对上述技术问题反复精心研究，结果发现通过以下的贴合SOI晶圆的制造方法，能够获得二次、三次谐波特性提高的Trap-rich层，尤其是能够对同时施加DC偏压及RF信号时的二次、三次谐波进行抑制，并且，通过Trap-rich层的谐波特性的提高，与现有的Trap-rich层(多晶层)相比能够更加薄膜化，能够提高多晶层堆积的生产性，并抑制翘曲及结合不良，进而完成了本发明，其中，上述贴合SOI晶圆的制造方法将由单晶硅构成的接合晶圆与由单晶硅构成的基底晶圆经由绝缘膜进行贴合，其特征在于具有以下工序：使用电阻率100Ω·cm以上的单晶硅晶圆作为所述基底晶圆，在所述基底晶圆的贴合面侧形成底层绝缘膜；在所述底层绝缘膜的表面堆积多晶硅层；对所述多晶硅层的表面进行研磨；对研磨后的所述多晶硅层进行离子注入以将所述多晶硅层改性，而形成改性硅层；在所述接合晶圆的贴合面形成所述绝缘膜；经由所述绝缘膜将所述基底晶圆的所述改性硅层的表面与所述接合晶圆贴合；以及将经过贴合的所述接合晶圆薄膜化而形成SOI层。

另外，本发明人等对上述技术问题反复精心研究，结果发现根据以下的贴合SOI晶圆，成为能够提高二次、三次谐波特性的贴合SOI晶圆，进而完成了本发明，其中，上述贴合SOI晶圆包含由电阻率100Ω·cm以上的单晶硅构成的基底晶圆、该基底晶圆上的底层绝缘膜、该底层绝缘膜上的改性硅层、该改性硅层上的绝缘膜及该绝缘膜上的SOI层，其特征在于，所述改性硅层具有包含球状缺陷的非晶态区域。

以下，参照附图说明本发明的贴合SOI晶圆的制造方法的实施方式的一例。另外，附图为示意图，并不反映实际的尺寸。

首先，准备由单晶硅构成的接合晶圆10(参照图1的步骤S11、图2的(a))。

接着，通过例如热氧化及CVD等，在接合晶圆10上使作为埋入氧化膜层(BOX层)16的绝缘膜14生长(参照图1的步骤S12、图2的(b))。

接着，从该绝缘膜14上通过离子注入机将氢离子及稀有气体离子中的至少一种的气体离子注入，在接合晶圆10内形成离子注入层17(参照图1的步骤S13、图2的(c))。此时，选择离子注入加速电压，以能够获得SOI层15的目标厚度。

接着，为了去除接合晶圆10的贴合面的微粒，进行贴合前清洗(参照图1的步骤S14)。

另一方面，在上述步骤之外，准备由单晶硅构成的基底晶圆11(参照图1的步骤S21、图2的(d))。

另外，基底晶圆11的电阻率只要为100Ω·cm以上则能够用于制造高频设备，进一步优选为1000Ω·cm以上，尤其优选为3000Ω·cm以上。电阻率的上限没有特别限定，但例如可以为50000Ω·cm。

接着，在基底晶圆11上形成底层氧化膜(基底氧化膜)20(参照图1的步骤S22、图2的(e))。底层氧化膜20的厚度优选为0.5nm以上20nm以下的厚度。如果在这个范围内，则能够更有效地对改性硅层13中包含的非晶态区域因SOI制造工序中的热处理而单晶化进行抑制。

作为形成上述厚度的氧化膜的方法，可列举基于热氧化的屏蔽氧化膜(日语：スクリーン酸化膜)的形成，基于湿洗的薄氧化膜(数nm以下)的形成。作为热氧化例如可列举DryO

接着，在底层氧化膜20上堆积多晶硅层12(参照图1的步骤S23、图2的(f))。多晶硅层12能够利用一般的CVD装置，使用三氯硅烷作为原料气体，以常压高速堆积多晶硅层12。当然，也能够以甲硅烷、二氯硅烷及四氯硅烷等作为原料气体，在减压氛围下进行堆积。只要多晶硅生长，则堆积温度、原料气体及堆积压力等没有特别限定。

接着，通过研磨对堆积于基底晶圆11的多晶硅层12的表面进行平坦化(参照图1的步骤S24、图2的(g))。由于多晶硅层12的表面粗糙度大，因此需要通过研磨对表面进行平坦化。

接着，通过本发明的特征，即对经过研磨的多晶硅层12进行离子注入，将多晶硅层12改性而形成改性硅层13(参照图1的步骤S25、图2的(h))。

注入的离子只要是不会成为使自由载流子增加的掺杂物的离子，且能够将多晶构造改性，则没有特别限定，但是就能够更有效地改性的方面而言优选Ar离子。其他也能够使用Si离子、Ge离子、O离子、C离子等。

离子注入加速电压根据多晶硅层的厚度及注入的离子种类适当设定即可。例如能够为约100keV～1MeV。

剂量没有特别限定，但是例如能够为约0.1×10

改性硅层的厚度优选为100nm以上1000nm以下。如果在这个范围内，在谐波特性进一步提高的同时，由于不需要形成过剩的多晶硅层，因此能够进一步提高堆积多晶硅层的工序的生产性。进一步优选200nm以上500nm以下。另外，从抑制发生晶圆翘曲的角度出发，优选不形成得过厚。

接着，为了去除改性硅层13的表面的微粒，进行贴合前清洗(参照图1的步骤S26)。

另外，图1的步骤S11～S14及图1的步骤S21～S26能够并行实施。

接着，使形成有改性硅层13的基底晶圆11紧密地贴合于形成有绝缘膜14的接合晶圆10，使得基底晶圆11的形成有改性硅层13的面与接合晶圆10的注入面接触(参照图1的步骤S31、图2的(i))。

接着，对经过贴合的晶圆施加在离子注入层17产生微泡层的热处理(剥离热处理)，通过产生的微泡层剥离，来制作在基底晶圆11上形成有埋入氧化膜层16及SOI层15的贴合SOI晶圆21。另外，此时衍生出具有剥离面19的剥离晶圆18(参照图1的步骤S32、图2的(j))。

接着，为了增加贴合界面的结合强度，对贴合晶圆21施加结合热处理(参照图1的步骤S33)。

如上所述，能够制造贴合SOI晶圆21。

实施例

以下，列举实施例对本发明进行详细说明，但是本发明并不限定于此。

(实施例)

通过使用图1、图2说明的制造方法制作贴合SOI晶圆。但是，使用直径200mm、结晶取向<100>、电阻率9000Ω·cm、p型的单晶硅作为基底晶圆，在如下的条件下进行基底氧化膜形成，多晶硅层堆积(使用三氯硅烷作为原料气体)，多晶硅层的研磨，基于离子注入的改性硅层的形成，BOX氧化，氢离子注入，剥离热处理及结合热处理。

底层氧化膜形成 ：800℃dryO

多晶硅层堆积 ：1130℃ 常压 堆积速度5μm/min

膜厚1.35μm

多晶硅层的研磨 ：加工余量1μm(研磨后膜厚0.35μm)

改性硅层形成 ：Ar

1.0×10

BOX氧化 ：1050℃ 氧化膜厚400nm

氢离子注入 ：105keV 7.5×10

剥离热处理 ：500℃ 30分钟 100％Ar氛围

结合热处理 ：900℃高温氧化

+1100℃120分钟的Ar退火

SOI层 ：145nm

使用如此制作的贴合SOI晶圆，制造高频集成电路装置。

(比较例1)

改性硅层形成 ：无(无Ar离子注入)

使用除上述以外与实施例相同的贴合SOI晶圆，制造高频集成电路装置。

(比较例2)

底层氧化膜形成 ：SC1+SC2清洗氧化膜厚1nm

多晶硅层堆积 ：1000℃常压

堆积速度1.8μm/min

膜厚2.8μm(研磨后1.8μm)

改性硅层形成 ：无(无Ar离子注入)

使用除上述以外与实施例相同的贴合SOI晶圆，制造高频集成电路装置。

对在实施例、比较例中获得的样品进行以下的评价。

作为改性硅层形成后的晶圆的形状测量，进行了基于AFM的10μm见方的改性硅层表面的表面粗糙度(RMS)的测量，及晶圆的翘曲(μm)的测量。

另外，评价了将基底晶圆与接合晶圆结合时的结合不良的发生。未发生结合不良的情况评价为「结合不良：无」，发生结合不良的情况评价为「结合不良：有」

关于制造的高频集成电路装置，测量了二次谐波(2HD)、三次谐波(3HD)的特性。二次谐波(2HD)及三次谐波(3HD)的数值越小(负值越大)，则表示设备的特性越好。

另外，对分别施加+20V和0V作为DC偏压时的2HD、3HD分别进行测量，通过计算其差分，评价2HD、3HD的DC偏压依赖性。计算值越小，则表示偏压依赖性越小、特性越好

进而，进行生产性的比较。将比较例2的多晶硅层堆积工序的生产性设为1.0，计算、评价了实施例、比较例1的生产性。

将各种评价结果汇总示于表2。另外，表2也记载有多晶硅层12及改性硅层13的形成条件。

[表2]

比较使研磨后的多晶硅层的厚度相等的实施例、比较例1可知，在比较例1中由于发生结合不良而无法测量谐波特性，与此相对，实施例中并未发生结合不良，因此获得了高成品率及良好的谐波特性。

比较实施例及比较例2的谐波特性可知，在比较例2中，由于将研磨后的厚度加厚至不发生结合不良的1.8μm左右，虽然2HD获得了与实施例同等的特性，但是3HD成为比实施例差的结果。另一方面，DC偏压依赖性与实施例1相比显示出较大的值，可知在实施例中获得DC偏压依赖性良好的晶圆。

关于翘曲，实施例能够减少至比较例2的一半以下。

另外，由于比较例2中底层氧化膜为1nm，为了防止多晶硅层的单晶化而在低温下堆积。因此，堆积速率变低，生产性低下，但是，在堆积速度高且堆积膜厚小的实施例中，能够大幅提高生产性。

另外，可知在如本发明这样通过对多晶硅层12进行离子注入来形成改性硅层13的情况下，即使在改性硅层的厚度为1000nm(1μm)以下这样与现有技术(参照表1)相比极薄的范围的情况下，也不会发生结合不良。认为其理由是，如实施例、比较例1的表面粗糙度测量结果所示，与多晶硅层12的研磨面的表面粗糙度通过离子注入而改善有关系。虽尚未明了表面粗糙度的改善是何种现象所致，但认为是(1)Si结晶的凹凸面通过大原子敲击而变得平滑，或是(2)硅表面由于高剂量注入而变为高温从而引起再配置等原因。

接着，使用TEM对通过实施例获得的将贴合SOI晶圆的SOI层去除后的截面进行观察。将截面TEM照片示于图3。另外，将用以说明图3的截面TEM照片的构造说明图示于图4。

在图1的S25、图2的(h)中，通过向多晶硅层12注入Ar离子，使多晶硅层12成为改性硅层13。如图3、图4所示，改性硅层13在上部含有非晶态区域23，在下部含有多晶层24，其中，非晶态区域23含有球状缺陷。另外，在图3、图4中，最上层形成有TEM观察用保护膜22。球状缺陷认为是经离子注入的多晶硅层12受到SOI晶圆制造工序的热处理(剥离热处理及结合热处理)而形成的，成为球状的空洞(空隙)及球状的非晶态硅混合存在的构造。另外，非晶态区域通过底层氧化膜20的存在而维持非晶态构造。这样的构造体是本发明人等首先制作出的。

通过具有包含这些球状缺陷的非晶态区域23的改性硅层13，能够获得在谐波特性良好的同时，抑制翘曲的发生及结合不良，并且Trap-rich层能够薄膜化的贴合SOI晶圆。

另外，本发明并不限定于上述实施方式。上述实施方式为示例，凡具有与本发明的权利要求书所记载的技术思想实质上相同的构成并产生同样作用效果的任何方案都包含在本发明的技术范围内。