具有低寄生电容的静电放电保护结构及其静电放电保护电路

摘要

本发明涉及一种具有低寄生电容的静电放电保护电路，包括第一双载子接面晶体管与第一静电放电功率钳位组件。第一双载子接面晶体管为NPN型的双载子接面晶体管，基极和发射极共同连接输入输出端，集电极连接第一静电放电功率钳位组件。第一静电放电功率钳位组件连接接地端。第一静电放电功率钳位组件可为齐纳二极管、NPN型、PNP型的双载子接面晶体管，或是类似组件。当注入正静电放电脉冲时，静电放电保护路径由第一双载子接面晶体管与第一静电放电功率钳位组件组成。注入负静电放电脉冲时，静电放电保护路径由寄生硅控整流器所组成，由此有效降低寄生电容。

说明书

技术领域

本发明涉及一种静电放电保护架构，特别是涉及一种具有低寄生电容的静电放电保护结构及其静电放电保护电路。

背景技术

随着现今科技的快速发展，集成电路(integrated circuit，IC)已被广泛地应用于各类电子组件中。然而，在这些电子组件在测试、组装、以及操作过程中，常会遭遇到静电放电(Electro Static discharge，ESD)的问题，进而对其内部的集成电路造成相当的损伤及威胁。一般而言，已知静电放电属于集成电路的芯片与外部物体之间电荷释放与移转的一种现象，由于短时间内大量电荷的移转，将引发过高能量的释放，当这些过多的能量超过芯片所能承受的范围，则会对于芯片造成其电路功能暂时性的失效或形成永久的损伤。为了降低此等静电放电问题的发生，在芯片的制造过程中可使用静电消除腕带(wriststrap)或防静电布料(anti-static clothing)，不过当芯片在不同的环境或条件下使用时，其好发于芯片与外部物体间的静电放电现象，仍无法因此被轻易地消除。因此，为了提供更佳的静电防护效果，直接在电路中设置有静电防护组件以作为放电路径，为现今较佳的做法，据此也可提升集成电路整体的可靠度与使用寿命。

请参考图1A所示，其为传统技术对核心电路进行静电防护的示意图，如图1A所示，静电防护组件1为本领域通常技术人员在设计集成电路的布局时相当重要的存在，其可用于防止被保护组件2免于遭受静电放电事件。此类被保护组件2例如可为易被静电放电事件所破坏的核心电路。在传统技术的技术领域中，图1B公开有一种利用控向二极管(steeringdiode)来进行静电放电保护的传统电路架构图。其中，所使用的控向二极管架构乃是采用第一二极管D1与第二二极管D2进行串联，以形成ESD保护，其中该第一二极管D1连接在输入输出端I/O和高电压位准VDD之间。该第二二极管D2连接在输入输出端I/O和接地端GND之间。钳位电路101连接在接地端GND和高电压位准VDD之间，并且与所述的第一二极管D1与第二二极管D2并联。图2为根据图1B所示传统的常规ESD保护电路其半导体结构的截面图。可以显见的是，利用此种现有架构其电路中的接面电容将等于第一二极管D1与第二二极管D2的电容，也就是(D1+D2)，而此种作法将导致极高的电容值以及带给电路设计者所不乐见的结果。

发明内容

本发明的主要目的，在于提供一种具有低寄生电容的静电放电保护电路，上述静电放电保护电路，可较佳地控制静电放电保护电路中的接面，使得其接面电容可有效地降低，同时仍维持良好的静电放电保护效果。

一种具有低寄生电容的静电放电保护电路，其包括第一双载子接面晶体管与第一静电放电功率钳位组件。该具有低寄生电容的静电放电保护电路电性连接在输入输出端与接地端之间。其中，上述的第一双载子接面晶体管为NPN型的双载子接面晶体管，该第一双载子接面晶体管的基极和发射极共同连接该输入输出端。该第一双载子接面晶体管的集电极电性连接上述的第一静电放电功率钳位组件。第一静电放电功率钳位组件电性连接在该第一双载子接面晶体管的集电极与接地端之间，当正静电放电脉冲或负静电放电脉冲注入该输入输出端时，具有低寄生电容的静电放电保护路径被形成。

在本发明的一个实施例中，该第一双载子接面晶体管的集电极可电性连接在高电压位准或为浮接。

因此，当正静电放电脉冲注入该输入输出端时，本发明实施例的所形成的该静电放电保护路径由该第一双载子接面晶体管与第一静电放电功率钳位组件所组成。另一方面而言，当负静电放电脉冲注入该输入输出端时，本发明实施例的所形成的该静电放电保护路径改由寄生硅控整流器所组成。

在本发明的一个实施例中，所选用的第一静电放电功率钳位组件例如可为齐纳二极管、NPN型的双载子接面晶体管、或PNP型的双载子接面晶体管。

在本发明的一个实施例中，第一静电放电功率钳位组件为齐纳二极管，在本发明的此实施例中，具有低寄生电容的静电放电保护电路通过半导体结构来实现，半导体结构包括n型基板、第一p型井型区、第二p型井型区、第一n型重掺杂区、第一p型重掺杂区、第二n型重掺杂区、第二p型重掺杂区以及第三n型重掺杂区，n型基板中提供有第一p型井型区与第二p型井型区，第一n型重掺杂区及第一p型重掺杂区形成在第一p型井型区中，第一n型重掺杂区及第一p型重掺杂区共同电性连接输入输出端，第二n型重掺杂区及第二p型重掺杂区形成在第二p型井型区中，第三n型重掺杂区直接形成在n型基板中，第三n型重掺杂区与第二p型井型区中的第二n型重掺杂区电性连接，第二p型重掺杂区连接接地端，第三n型重掺杂区与第二n型重掺杂区共同连接至高电压位准或为浮接。

在本发明的一个实施例中，第一静电放电功率钳位组件为PNP型的双载子接面晶体管，第一双载子接面晶体管的集电极电性连接至PNP型的双载子接面晶体管的发射极，PNP型的双载子接面晶体管的集电极电性连接接地端。在本发明的此实施例中，具有低寄生电容的静电放电保护电路通过半导体结构来实现，半导体结构包括n型基板、第一p型井型区、第一n型井型区、第一n型重掺杂区、第一p型重掺杂区、第二p型重掺杂区、第三p型重掺杂区、以及第二n型重掺杂区，n型基板中提供有第一p型井型区与第一n型井型区，第一n型重掺杂区及第一p型重掺杂区形成在第一p型井型区中，第一n型重掺杂区及第一p型重掺杂区共同电性连接输入输出端，第二p型重掺杂区及第三p型重掺杂区形成在第一n型井型区中，第二n型重掺杂区直接形成在n型基板中，第二p型重掺杂区连接接地端，第二n型重掺杂区与第三p型重掺杂区电性连接，n型基板中的第二n型重掺杂区与第一n型井型区中的第三p型重掺杂区共同连接至高电压位准或为浮接。

在本发明的一个实施例中，第一静电放电功率钳位组件为第二双载子接面晶体管，第二双载子接面晶体管为NPN型的双载子接面晶体管，第一双载子接面晶体管的集电极电性连接至第二双载子接面晶体管的集电极，且第二双载子接面晶体管的基极与发射极共同电性连接接地端。

在本发明的此实施例中，具有低寄生电容的静电放电保护电路通过半导体结构来实现，半导体结构包括n型基板、第一p型井型区、第三p型井型区、第一n型重掺杂区、第一p型重掺杂区、第二n型重掺杂区、第二p型重掺杂区、第三n型重掺杂区、以及第四n型重掺杂区，n型基板中提供有第一p型井型区与第三p型井型区，第一n型重掺杂区及第一p型重掺杂区形成在第一p型井型区中，第一n型重掺杂区及第一p型重掺杂区共同电性连接输入输出端，第二n型重掺杂区及第二p型重掺杂区形成在第三p型井型区中，第二n型重掺杂区及第二p型重掺杂区共同电性连接接地端，第四n型重掺杂区直接形成在n型基板中，第三n型重掺杂区形成在第三p型井型区中，第三p型井型区中的第三n型重掺杂区电性连接n型基板中的第四n型重掺杂区，第三n型重掺杂区与第四n型重掺杂区共同连接至高电压位准或为浮接。

在本发明的一个实施例中，当正静电放电脉冲注入输入输出端时，所形成的静电放电保护路径由第一双载子接面晶体管与第一静电放电功率钳位组件所组成。

在本发明的一个实施例中，当负静电放电脉冲注入输入输出端时，所形成的静电放电保护路径由寄生硅控整流器所组成。

在本发明的一个实施例中，第一静电放电功率钳位组件为二极管组件，并且，第二静电放电功率钳位组件与二极管组件形成并联，以在正静电放电脉冲注入时，提供一条新的静电放电保护路径。

在本发明的一个实施例中，二极管组件的阳极电性连接接地端，二极管组件的阴极电性连接在第一双载子接面晶体管的集电极。

在本实施例中，当正静电放电脉冲注入该输入输出端时，所形成的该条新的静电放电保护路径由该第一双载子接面晶体管与第二静电放电功率钳位组件所组成。同样地，当负静电放电脉冲注入该输入输出端时，所形成的静电放电保护路径则仅仅由寄生硅控整流器所组成，因此，本发明的实施例便可以有效地降低其电路中的接面及寄生电容。

在本发明的一个实施例中，第一静电放电功率钳位组件为二极管组件，具有低寄生电容的静电放电保护电路通过半导体结构来实现，半导体结构包括n型基板、p型井型区、第一n型重掺杂区、第一p型重掺杂区、第二n型重掺杂区、以及第二p型重掺杂区，n型基板中提供有p型井型区，第一n型重掺杂区及第一p型重掺杂区形成在p型井型区中，第一n型重掺杂区及第一p型重掺杂区共同电性连接输入输出端，第二p型重掺杂区形成在n型基板中，第二p型重掺杂区连接接地端，第二n型重掺杂区形成在n型基板中，第二n型重掺杂区与第二静电放电功率钳位组件电性连接，第二n型重掺杂区与第二静电放电功率钳位组件共同连接至高电压位准或为浮接。

在本发明的一个实施例中，第一静电放电功率钳位组件为二极管组件，具有低寄生电容的静电放电保护电路通过半导体结构来实现，半导体结构包含有n型重掺杂基板、n型磊晶层、p型井型区、第一n型重掺杂区、第一p型重掺杂区、以及第二p型重掺杂区，n型磊晶层设置在n型重掺杂基板上，n型磊晶层中形成有p型井型区，p型井型区中形成有第一n型重掺杂区及第一p型重掺杂区，第一n型重掺杂区及第一p型重掺杂区共同电性连接输入输出端，第二p型重掺杂区形成在n型磊晶层中，第二p型重掺杂区连接接地端，n型重掺杂基板与第二静电放电功率钳位组件电性连接，n型重掺杂基板与第二静电放电功率钳位组件共同连接至高电压位准或为浮接。

在本发明的一个实施例中，第一静电放电功率钳位组件为二极管组件，具有低寄生电容的静电放电保护电路通过半导体结构来实现，半导体结构包括p型重掺杂基板、n型磊晶层、p型井型区、第一n型重掺杂区、第一p型重掺杂区、以及第二n型重掺杂区，n型磊晶层设置在p型重掺杂基板上，n型磊晶层中形成有p型井型区，p型井型区中形成有第一n型重掺杂区及第一p型重掺杂区，第一n型重掺杂区及第一p型重掺杂区共同电性连接输入输出端，p型重掺杂基板连接接地端，第二n型重掺杂区形成在n型磊晶层中，第二n型重掺杂区与第二静电放电功率钳位组件电性连接，第二n型重掺杂区与第二静电放电功率钳位组件共同连接至高电压位准或为浮接。

在本发明的一个实施例中，当正静电放电脉冲注入输入输出端时，所形成的新的静电放电保护路径由第一双载子接面晶体管与第二静电放电功率钳位组件所组成。

在本发明的一个实施例中，当负静电放电脉冲注入输入输出端时，所形成的静电放电保护路径由寄生硅控整流器所组成。

在本发明的一个实施例中，第二静电放电功率钳位组件为齐纳二极管、NPN型的双载子接面晶体管、或PNP型的双载子接面晶体管。

此外，本发明还提供一种具有低寄生电容的静电放电保护结构。

上述具有低寄生电容的静电放电保护结构电性连接在输入输出端与接地端之间，并包括第一静电放电保护电路与第二静电放电保护电路。

其中，上述的第一静电放电保护电路包括第一双载子接面晶体管以及第一静电放电功率钳位组件，其中，第一双载子接面晶体管为NPN型的双载子接面晶体管，第一双载子接面晶体管的基极和发射极共同连接输入输出端，且该第一静电放电功率钳位组件连接该第一双载子接面晶体管的集电极。

第二静电放电保护电路包括第一双载子接面晶体管以及该第一静电放电功率钳位组件，其中，第一双载子接面晶体管为NPN型的双载子接面晶体管。该第二静电放电保护电路中的该第一双载子接面晶体管的基极和发射极共同连接接地端，该第二静电放电保护电路中的该第一静电放电功率钳位组件连接该第二静电放电保护电路中的该第一双载子接面晶体管的集电极。该第一静电放电保护电路中的该第一静电放电功率钳位组件连接该第二静电放电保护电路中的该第一静电放电功率钳位组件，并且，该第一静电放电保护电路中的该第一双载子接面晶体管的集电极与该第二静电放电保护电路中的该第一双载子接面晶体管的集电极电性连接。通过此设计架构，本发明所公开的静电放电保护结构形成双向设计的电路结构。

同样地，在此静电放电保护结构中所使用的第一静电放电功率钳位组件也可以选为二极管组件。此时，第二静电放电功率钳位组件电性连接在该第一静电放电保护电路与该第二静电放电保护电路之间，使得该二极管组件的阳极电性连接该第二静电放电功率钳位组件，且该二极管组件的阴极电性连接在该第一双载子接面晶体管的集电极。

上述的一种具有低寄生电容的静电放电保护结构及其静电放电保护电路，可以较佳地控制静电放电保护电路结构中的接面，降低其接面电容，有利于降低其寄生电容。

附图说明

图1A为传统技术中利用传统静电放电保护对核心电路进行静电防护的示意图。

图1B为传统技术中利用控向二极管来进行静电放电保护的传统电路架构图。

图2为根据图1B所示传统的常规ESD保护电路的半导体结构的截面图。

图3为根据本发明第一实施例具有低寄生电容的静电放电保护电路的架构图。

图4为可用于实现图3中电路架构的一实施例，其中该第一静电放电功率钳位组件为齐纳二极管。

图5为形成图4所示电路架构的半导体结构截面图。

图6为可用于实现图3中电路架构的另一实施例，其中该第一静电放电功率钳位组件为PNP型的双载子接面晶体管。

图7为形成图6所示电路架构的半导体结构截面图。

图8为可用于实现图3中电路架构的再一实施例，其中该第一静电放电功率钳位组件为NPN型的双载子接面晶体管。

图9为形成图8所示电路架构的半导体结构截面图。

图10A及图10B为根据本发明图4的实施例，当有正静电放电脉冲注入输入输出端的电流流动方向的示意图。

图11A及图11B为根据本发明图4的实施例，当有一负静电放电脉冲注入输入输出端的电流流动方向的示意图。

图12为根据本发明实施例的具有低寄生电容的静电放电保护电路当以多信道设计时的电路架构图。

图13为根据本发明实施例的具有低寄生电容的静电放电保护电路当以双向设计时的电路架构图。

图14为根据本发明另一实施例的具有低寄生电容的静电放电保护电路的架构图，其中第一静电放电功率钳位组件为二极管组件。

图15A及图15B为根据本发明图14的实施例，当有正静电放电脉冲注入输入输出端的电流流动方向的示意图。

图16A及图16B为根据本发明图14的实施例，当有负静电放电脉冲注入输入输出端的电流流动方向的示意图。

图17为图14所示电路架构以水平组件实现时，其半导体结构的截面图。

图18为图14所示电路架构以垂直组件实现时，其半导体结构的截面图。

图19为图14所示电路架构以垂直组件实现时，其半导体结构的截面图。

图20为根据本发明图14实施例的具有低寄生电容的静电放电保护电路当以多信道设计时的电路架构图。

图21为根据本发明图14实施例的具有低寄生电容的静电放电保护电路当以双向设计时的电路架构图。

附图标记说明：

1 静电防护组件

2 被保护组件

10 静电放电保护电路

10a 静电放电保护电路

11 输入输出端

21 第一双载子接面晶体管

31 第一静电放电功率钳位组件

32 第二静电放电功率钳位组件

101 钳位电路

Z1 齐纳二极管

P1 PNP型的双载子接面晶体管

N2 第二双载子接面晶体管

S1 寄生硅控整流器

D3 二极管组件

10’ 第二静电放电保护电路

10a’ 第二静电放电保护电路

具体实施方式

以上有关于本发明的内容说明，与以下的实施方式用于示范与解释本发明的精神与原理，并且提供本发明的专利申请范围更进一步的解释。有关本发明的特征、实作与功效，配合图式作较佳实施例详细说明如下。

其中，参考本发明的优选实施例，其示例在附图中示出，并在其附图与说明书中，本发明尽可能使用相同的附图标记指代相同或相似的组件。

以下本发明所公开的实施方式为了阐明本发明的技术内容及其技术特点，并为了使本领域的技术人员能够理解、制造、与使用本发明。然而，应注意的是，该些实施方式并非用于限制本发明的发明范畴。因此，根据本发明精神的任何均等修改或其变化例，也应当涵盖在本发明的发明范围内。

本发明涉及一种具有低寄生电容的静电放电(Electrostatic Discharge，ESD)保护电路。请参阅本发明图示图3，其为根据本发明第一实施例的具有低寄生电容的静电放电保护电路的架构图。如图3所示，静电放电保护电路10电性连接在输入输出端(I/O)11与接地端GND之间，并包括有第一双载子接面晶体管(bipolar junction transistor，BJT)21以及第一静电放电功率钳位组件(ESD power clamp device)31。

其中，第一双载子接面晶体管21为NPN型的双载子接面晶体管，其基极(Base)和发射极(Emitter)共同连接所述的输入输出端11。第一双载子接面晶体管21的集电极(Collector)电性连接至该第一静电放电功率钳位组件31。并且，该第一静电放电功率钳位组件31连接在所述第一双载子接面晶体管21的集电极与接地端GND之间。根据本发明的实施例，第一双载子接面晶体管21的集电极可以电性连接在高电压位准VDD。抑或是，第一双载子接面晶体管21的集电极也可以为浮接(floating)的。因此，通过采用本发明所涉及的电路架构，当正静电放电脉冲(positive ESD pulse)或负静电放电脉冲(negative ESDpulse)注入到输入输出端11时，本发明可成功地提供了一种具有极低寄生电容的静电放电保护路径。

请参阅图4所示，其为可用于实现本发明图标图3中电路架构的一种实施方式，如图4所示，本发明所公开的第一静电放电功率钳位组件31例如可采用齐纳二极管Z1来实现。图5为形成图4所示电路架构的半导体结构截面图，其中，本发明所涉及具有低寄生电容的静电放电保护电路可以通过半导体结构来实现，该半导体结构包括n型基板N-sub、第一p型井型区PW、第二p型井型区PW2、第一n型重掺杂区N+、第一p型重掺杂区P+、第二n型重掺杂区N+、第二p型重掺杂区P+、以及第三n型重掺杂区N+。

其中，n型基板N-sub中提供有第一p型井型区PW，且该第一p型井型区PW中形成有该第一n型重掺杂区N+及第一p型重掺杂区P+。该第一n型重掺杂区N+及第一p型重掺杂区P+共同电性连接该输入输出端I/O。n型基板N-sub中同时提供有第二p型井型区PW2，且该第二p型井型区PW2中形成有该第二n型重掺杂区N+及第二p型重掺杂区P+。第二p型井型区PW2中的第二p型重掺杂区P+连接接地端GND。第三n型重掺杂区N+直接形成在所述的n型基板N-sub中，第三n型重掺杂区N+与第二p型井型区PW2中的第二n型重掺杂区N+电性连接。之后，n型基板N-sub中的第三n型重掺杂区N+与第二p型井型区PW2中的第二n型重掺杂区N+可共同连接至高电压位准VDD或为浮接。

请参阅图6所示，其为可用于实现本发明图标图3中电路架构的另一种实施方式，如图6所示，本发明所公开的第一静电放电功率钳位组件31例如也可采用PNP型的双载子接面晶体管P1来实现。其中，第一双载子接面晶体管21的集电极电性连接至该PNP型的双载子接面晶体管P1的发射极，该PNP型的双载子接面晶体管P1的集电极电性连接接地端GND。

图7为形成图6所示电路架构的半导体结构截面图，其中，本发明所涉及具有低寄生电容的静电放电保护电路可以通过半导体结构来实现，该半导体结构包括n型基板N-sub、第一p型井型区PW、第一n型井型区NW、第一n型重掺杂区N+、第一p型重掺杂区P+、第二p型重掺杂区P+、第三p型重掺杂区P+、以及第二n型重掺杂区N+。

其中，n型基板N-sub中提供有第一p型井型区PW，且该第一p型井型区PW中形成有该第一n型重掺杂区N+及第一p型重掺杂区P+。该第一n型重掺杂区N+及第一p型重掺杂区P+共同电性连接该输入输出端I/O。n型基板N-sub中同时提供有第一n型井型区NW，第一n型井型区NW中的第二p型重掺杂区P+连接接地端GND。第一n型井型区NW中的第三p型重掺杂区P+与该第二n型重掺杂区N+电性连接，且该第二n型重掺杂区N+直接形成在所述的n型基板N-sub中。之后，n型基板N-sub中的第二n型重掺杂区N+与第一n型井型区NW中的第三p型重掺杂区P+可共同连接至高电压位准VDD或为浮接。

请参阅图8所示，其为可用于实现本发明图标图3中电路架构的再一种实施方式，如图8所示，本发明所公开的第一静电放电功率钳位组件31例如还可采用第二双载子接面晶体管N2来实现，其中该第二双载子接面晶体管N2为NPN型的双载子接面晶体管。请详查图8所示，第一双载子接面晶体管21的集电极电性连接至该第二双载子接面晶体管N2的集电极，且该第二双载子接面晶体管N2的基极与发射极共同电性连接接地端GND。

图9为形成图8所示电路架构的半导体结构截面图，其中，本发明所涉及具有低寄生电容的静电放电保护电路可以通过半导体结构来实现，该半导体结构包括n型基板N-sub、第一p型井型区PW、第三p型井型区PW3、第一n型重掺杂区N+、第一p型重掺杂区P+、第二n型重掺杂区N+、第二p型重掺杂区P+、第三n型重掺杂区N+、以及第四n型重掺杂区N+。

其中，n型基板N-sub中提供有第一p型井型区PW，且该第一p型井型区PW中形成有该第一n型重掺杂区N+及第一p型重掺杂区P+。该第一n型重掺杂区N+及第一p型重掺杂区P+共同电性连接该输入输出端I/O。n型基板N-sub中同时提供有第三p型井型区PW3，且该第三p型井型区PW3中形成有该第二n型重掺杂区N+及第二p型重掺杂区P+。该第三p型井型区PW3中的第二n型重掺杂区N+及第二p型重掺杂区P+共同连接接地端GND。第三p型井型区PW3中的第三n型重掺杂区N+电性连接所述的第四n型重掺杂区N+，且该第四n型重掺杂区N+直接形成在所述的n型基板N-sub中。之后，n型基板N-sub中的第四n型重掺杂区N+与第三p型井型区PW3中的第三n型重掺杂区N+可共同连接至高电压位准VDD或为浮接。

综上所述，可以显见本发明所涉及的第一静电放电功率钳位组件31可通过采用齐纳二极管、PNP型的双载子接面晶体管、NPN型的双载子接面晶体管、或其类似组件来实现。然而，本发明不限于上述实施方式。本领域具通常知识的技术人士，可在不脱离本发明的精神前提下，自行变化其实施方式，在其均等范围内，仍应属于本发明的发明范畴。

以下，本申请人进一步针对在电路中注入正静电放电脉冲与负静电放电脉冲的情况下提供更为详尽的描述，以佐证本发明如何达成旨在提供一种具有极低寄生电容的静电放电保护路径。

首先，请参见图10A及图10B所示，其以本发明所公开图4的实施例为例进行说明，其中，该第一静电放电功率钳位组件为该齐纳二极管Z1，且电路的输入输出端I/O注入有正静电放电脉冲。如图所见，当注入正静电放电脉冲时，其电流的流动方向如同图10A及图10B中的箭头所示。在此情况下，当注入正ESD脉冲时，则所形成的静电放电保护路径由该第一双载子接面晶体管21及第一静电放电功率钳位组件，以及该齐纳二极管Z1所组成。

另一方面而言，图11A及图11B则为电路的输入输出端I/O注入为负静电放电脉冲的实施例，其中电流的流动方向同样地以图式中的箭头所示。值得注意的是，如图11B所示，其电流路径开始于接地端GND，之后经过p型重掺杂区P+、p型井型区PW2、n型基板N-sub、p型井型区PW、n型重掺杂区N+，最后到达输入输出端I/O。其中，所经过的PW2/N-sub/PW/N+接面如同寄生的硅控整流器(silicon controlled rectifier，SCR)。如此一来，参本发明附图图11A图所示，当输入输出端I/O所注入的脉冲为负静电放电脉冲时，则所形成的静电放电保护路径，如图中虚线所示，则由所述的寄生硅控整流器S1所组成。

随后，本发明以图11B以及图2为例并进行比较，以佐证本发明可有效地降低其寄生电容。如前所述，在传统技术中，传统使用包含第一二极管D1与第二二极管D2作为控向二极管的ESD架构，其接面电容则相当于(D1+D2)的电容，也就是包含从P+到N-sub以及N+到PW间接面的电容总和。

然而相较之下，如本发明图11B中所涉及的电路架构所示，可以显见本发明的寄生电容仅仅为PW到N-sub间的接面电容。如此一来，可以确信的是，本发明所涉及电路中的寄生电容显然远小于传统电路设计中的寄生电容，并且仍然能够达到与传统电路设计相同标准的ESD保护效果而不至于受到影响。

更进一步而言，图12以及图13为根据本发明的发明精神所公开的其他变化实施例。请参阅图12所示，其为根据本发明具有低寄生电容的静电放电保护电路当以多信道(multi-channel)设计时的电路架构图，其中如图所示，此多通道设计中包括多个输入输出端I/O-1,…I/O-n，且每一个输入输出端I/O-1,…I/O-n对应连接有静电放电保护电路10。图13则为根据本发明具有低寄生电容的静电放电保护电路当以双向(bi-directional)设计时的电路架构图，其中如图所示，在此双向设计中本发明提供了一种具有低寄生电容的静电放电保护结构，该具有低寄生电容的静电放电保护结构电性连接在输入输出端(I/O)11与接地端GND之间，并包括有第一静电放电保护电路10与第二静电放电保护电路10’。

如前所述图3所示的实施例，第一静电放电保护电路10包括第一双载子接面晶体管21以及第一静电放电功率钳位组件。其中，第一双载子接面晶体管21为NPN型的双载子接面晶体管，其基极(Base)和发射极(Emitter)共同连接所述的输入输出端11。该第一静电放电功率钳位组件连接在所述第一双载子接面晶体管21的集电极。

第二静电放电保护电路10’也包括第一双载子接面晶体管21以及第一静电放电功率钳位组件。其中，第一双载子接面晶体管21为NPN型的双载子接面晶体管，并且，该第二静电放电保护电路10’中的第一双载子接面晶体管21的基极和发射极共同连接接地端GND。该第二静电放电保护电路10’中的第一静电放电功率钳位组件连接该第二静电放电保护电路10’中的第一双载子接面晶体管21的集电极。第一静电放电保护电路10中的第一静电放电功率钳位组件与第二静电放电保护电路10’中的第一静电放电功率钳位组件电性连接，并且，第一静电放电保护电路10中的第一双载子接面晶体管21的集电极与第二静电放电保护电路10’中的第一双载子接面晶体管21的集电极电性连接，由此形成双向设计的电路结构。

由上述二个实施例，可以证明本发明所涉及的电路架构不仅可适用于如图13所示例的双向设计，也可以应用于如图12所示例的具有多个输入输出端I/O-1,…I/O-n的多通道设计。

另一方面而言，请参见图14所示，其为根据本发明另一实施例的具有低寄生电容的静电放电保护电路的架构图，在此实施例中，第一静电放电功率钳位组件31以二极管组件D3来实现。其中，二极管组件D3的阳极电性连接接地端GND，二极管组件D3的阴极电性连接在第一双载子接面晶体管的集电极。

根据此实施例所涉及的静电放电保护电路10a，该静电放电保护电路10a电性连接在输入输出端(I/O)11与接地端GND之间，并包括有所述的第一双载子接面晶体管21以及二极管组件D3。无可避免地，基于二极管组件D3的崩溃电压通常具有过高的问题，本发明在此实施例中，在高电压位准VDD以及接地端GND之间设置有第二静电放电功率钳位组件32，并使该第二静电放电功率钳位组件32与所述的二极管组件D3形成并联。基于此设计，可在正静电放电脉冲注入时，提供另一条新的静电放电保护路径。根据本实施例，其中所使用的第二静电放电功率钳位组件32同样可通过采用齐纳二极管、PNP型的双载子接面晶体管、NPN型的双载子接面晶体管、或其类似组件来实现。

图15A图为根据此实施例，当电路的输入输出端I/O注入有正静电放电脉冲时的示意图。图15B为根据图15A图实施电路的半导体结构截面图，其中，电流的流动方向如同图中的箭头所示。可以明显看出，在此情况下，当注入正ESD脉冲时，所形成的新的静电放电保护路径由该第一双载子接面晶体管21及第二静电放电功率钳位组件32所组成。

同样地，图16A图为根据此实施例，当电路的输入输出端I/O注入有负静电放电脉冲时的示意图。图16B为根据图16A图实施例电路的半导体结构截面图，其中，电流的流动方向同样地以箭头所示。值得注意的是，如图16B所示，其电流的流动方向开始于接地端GND，之后经过p型重掺杂区P+、n型基板N-sub、p型井型区PW、n型重掺杂区N+，最后到达输入输出端I/O。其中，所经过的P+/N-sub/PW/N+接面如同寄生的硅控整流器(SCR)。如此一来，参见本发明附图图16A图所示，当输入输出端I/O所注入的脉冲为负静电放电脉冲时，则所形成的新的静电放电保护路径，如图中虚线所示，由所述的寄生硅控整流器S1所组成。

更进一步而言，如图16B所示，可以显见根据本发明所涉及的电路架构，其寄生电容仅仅为PW到N-sub间的接面电容。与图2的传统技艺相比较，该传统技术的接面电容则包含了从P+到N-sub以及从N+到PW间接面的电容总和，也就是相当于(D1+D2)的电容。由此比较中可以确信的是，本发明针对降低电路中的寄生电容是相当有效的，实涉及一种创新且极具进步性的具有低寄生电容的静电放电保护电路。

图17为图14所示电路架构以水平组件实现时，其半导体结构的截面图，其中，本发明图14所涉及具有低寄生电容的静电放电保护电路以水平组件实现时，可以通过半导体结构制作而成，该半导体结构包括n型基板N-sub、p型井型区PW、第一n型重掺杂区N+、第一p型重掺杂区P+、第二n型重掺杂区N+、以及第二p型重掺杂区P+。

其中，n型基板N-sub中提供有p型井型区PW，且该p型井型区PW中形成有该第一n型重掺杂区N+及第一p型重掺杂区P+。该第一n型重掺杂区N+及第一p型重掺杂区P+共同电性连接该输入输出端I/O。n型基板N-sub中的第二p型重掺杂区P+连接接地端GND。n型基板N-sub中的第二n型重掺杂区N+与第二静电放电功率钳位组件32电性连接。之后，n型基板N-sub中的第二n型重掺杂区N+与第二静电放电功率钳位组件32可共同连接至高电压位准VDD或为浮接。

图18及图19为本发明所公开图17实施例的其他变化方式，其半导体的制程布局类似，差异仅在于图17为以水平组件实现时，其半导体结构的截面图，而图18及图19则为以垂直组件实现时，其半导体结构的截面图。

首先参阅图18，其中，本发明图14所涉及具有低寄生电容的静电放电保护电路以垂直组件实现时，可以通过半导体结构制作而成，该半导体结构包括n型重掺杂基板N+sub、n型磊晶层N-epi、p型井型区PW、第一n型重掺杂区N+、第一p型重掺杂区P+、以及第二p型重掺杂区P+。其中，n型磊晶层N-epi设置在n型重掺杂基板N+sub上，n型磊晶层N-epi中形成有p型井型区PW。该p型井型区PW中形成有该第一n型重掺杂区N+及第一p型重掺杂区P+，并且，该第一n型重掺杂区N+及第一p型重掺杂区P+共同电性连接该输入输出端I/O。第二p型重掺杂区P+形成在n型磊晶层N-epi中，且第二p型重掺杂区P+连接接地端GND。该n型重掺杂基板N+sub与第二静电放电功率钳位组件32电性连接。之后，该n型重掺杂基板N+sub与第二静电放电功率钳位组件32可共同连接至高电压位准VDD或为浮接。

请参阅图19，其中，本发明图14所涉及具有低寄生电容的静电放电保护电路以垂直组件实现时，可以通过半导体结构制作而成，该半导体结构包括p型重掺杂基板P+sub、n型磊晶层N-epi、p型井型区PW、第一n型重掺杂区N+、第一p型重掺杂区P+、以及第二n型重掺杂区N+。其中，n型磊晶层N-epi设置在p型重掺杂基板P+sub上，n型磊晶层N-epi中形成有p型井型区PW。该p型井型区PW中形成有该第一n型重掺杂区N+及第一p型重掺杂区P+，并且，该第一n型重掺杂区N+及第一p型重掺杂区P+共同电性连接该输入输出端I/O。p型重掺杂基板P+sub连接接地端GND。该第二n型重掺杂区N+形成在n型磊晶层N-epi中。并且，该第二n型重掺杂区N+与第二静电放电功率钳位组件32电性连接。之后，该第二n型重掺杂区N+与第二静电放电功率钳位组件32可共同连接至高电压位准VDD或为浮接。

然而，值得说明的是，本发明并不以上述的数个制程布局为限。换言之，熟习本领域的技术人士可依据其实际的产品规格，基于本发明的发明意旨与其精神思想进行均等的修改和变化，该等变化实施例仍应落入本发明的发明范畴。

更进一步而言，图20为根据本发明图14的具有低寄生电容的静电放电保护电路当以多信道设计时的电路架构图，其中如图所示，此多通道设计中包括多个输入输出端I/O-1,…I/O-n，且每一个输入输出端I/O-1,…I/O-n对应连接有静电放电保护电路10a。第二静电放电功率钳位组件32与所述的静电放电保护电路10a电性连接，以如前所述提供另一条新的静电放电保护路径。

再者，请参见图21，其为根据本发明图14的具有低寄生电容的静电放电保护电路当以双向设计时的电路架构图。

在图21中，本发明提供了一种具有低寄生电容的静电放电保护结构，该具有低寄生电容的静电放电保护结构电性连接在输入输出端(I/O)11与接地端GND之间，并包括有第一静电放电保护电路10a与第二静电放电保护电路10a’。

其中，所述的第一静电放电保护电路10a与第二静电放电保护电路10a’分别与图13中所公开的第一静电放电保护电路10与第二静电放电保护电路10’相似。图21与图13所示实施例的差异仅在于：第一静电放电功率钳位组件以二极管组件D3来实现，并且第二静电放电功率钳位组件32额外连接在第一静电放电保护电路10a与第二静电放电保护电路10a’之间。

其中，二极管组件D3的阳极电性连接第二静电放电功率钳位组件32，二极管组件D3的阴极电性连接在第一双载子接面晶体管的集电极。

因此，通过此设计架构，本申请人进一步提供了针对本发明可应用于双向设计的其他变化实施例。也由此验证了，本发明所涉及的电路架构不仅可适用于如图21所示例的双向设计，也可以应用于如图20所示例的具有多个输入输出端I/O-1,…I/O-n的多通道设计。

鉴于以上，与现有技术相较之下，可以确信的是通过本发明所公开的数个前述的实施例，其可有效地降低静电放电保护电路中的寄生接面电容，从而解决了现有技术中尚存的缺失。并且，基于本发明可有效地应用于降低其寄生接面电容，并且仍然可以较佳地维持静电放电保护电路结构的效能。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。