FinFET中接触插塞的形成工艺

摘要

本发明公开了一种FinFET中接触插塞的形成工艺，包括如下步骤：步骤S1，提供已形成源极/漏极区的FinFET结构，其中，在所述源极/漏极区上形成层间介质层；步骤S2，打开层间介质层，形成接触开口，使所述源极/漏极区及其侧面露出；步骤S3，在层间介质层的接触开口处形成环绕式的金属硅化物；步骤S4，利用导电材料填充形成金属硅化物后的接触开口；步骤S5，进行化学机械研磨，形成环绕式的接触插塞。本发明在不需要额外光罩的前提下，扩大源极/漏极区的打开窗口(即层间介质层中的接触开口)，形成一种部分包裹且面积更大的源漏接触，有利于降低接触电阻，提升器件的直流特性，此外通过调节包裹面积，可以控制接触插塞与金属栅间的寄生电容。

说明书

技术领域

本发明涉及半导体集成电路制造，具体属于一种FinFET中接触插塞的形成工艺，可以改善FinFET器件的性能。

背景技术

晶体管通常包括用于形成源极区和漏极区的半导体区。金属接触插塞和半导体区之间的接触电阻较高，因此半导体区(诸如，硅区、锗区以及硅锗区)的表面上形成金属硅化物以降低接触电阻。形成与硅化物区接触的接触插塞，并且接触插塞和硅化物区之间的接触电阻较低。

典型的硅化工艺包括：在半导体区的表面上形成金属层，然后实施退火，从而使金属层与半导体区反应以形成硅化物区。在反应之后，可以保持金属层的上部未发生反应。然后，实施蚀刻步骤以去除金属层的未反应部分。然后形成与硅化物区接触的接触插塞。

随着集成电路的尺寸持续减小，硅化物区变小，因此接触插塞和硅化物区之间的接触也变得越来越小。因此，电接触件的接触电阻变得越来越高。例如，在鳍式场效应晶体管(FinFET)中，半导体鳍1非常狭窄，造成硅化物区3很小，如图1所示，接触插塞4和半导体鳍1之间的接触面积非常小，。因此，对于FinFET的源极/漏极区2的接触电阻成为越来越严重的问题。

发明内容

本发明要解决的技术问题是提供一种FinFET中接触插塞的形成工艺，可以解决现有FinFET中因硅化物和接触插塞接触面积小而导致源极/漏极区的接触电阻高的问题。

为了解决上述问题，本发明提供的FinFET中接触插塞的形成工艺，其特征在于，包括如下步骤：

步骤S1，提供已形成源极/漏极区的FinFET结构，其中，在所述源极/漏极区上形成层间介质层，所述源极/漏极区由外延硅形成；

步骤S2，打开层间介质层，形成接触开口，使所述源极/漏极区的外延硅的上方和两侧完全露出；

步骤S3，在层间介质层的接触开口处形成环绕式的金属硅化物；

步骤S4，利用导电材料填充形成金属硅化物后的接触开口；

步骤S5，进行化学机械研磨，形成环绕式的接触插塞。

优选地，在步骤S1中，在所述源极/漏极区上限形成接触刻蚀停止层再形成层间介质层；

在步骤S2和步骤S3之间还包括：刻蚀接触刻蚀停止层和鳍侧壁间隔件(sidewallspacer)，使源极/漏极区2及其侧面露出。

优选地，在步骤S2中，利用光刻刻蚀工艺形成接触开口。

优选地，对接触刻蚀停止层和鳍侧壁间隔件进行选择性刻蚀工艺。

优选地，在步骤S3中，先沉积金属再进行退火从而形成金属硅化物。

优选地，在步骤S4中，导电材料包括钨。

优选地，所述层间介质层为二氧化硅层。

优选地，所述接触刻蚀停止层和鳍侧壁间隔件采用氮化硅制成。

优选地，实施干法刻蚀工艺并且在压力为3毫托～50毫托、功率为20W～1000W、温度为20℃～70℃的条件下操作。

与现有技术相比，本发明在不需要额外光罩的前提下，扩大源极/漏极区的打开窗口(即层间介质层中的接触开口)，形成一种部分包裹且面积更大的源漏接触，有利于降低接触电阻，提升器件的直流特性，此外通过调节包裹面积，可以控制接触插塞与金属栅间的寄生电容。

附图说明

图1为现有的FinFET结构中形成接触插塞后的器件截面图；

图2为本发明的FinFET结构中形成接触插塞后的器件截面图；

图3至图6为本发明在FinFET结构中形成接触插塞的各步骤的器件立体图；

图7为本发明实施例的方法流程图。

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点加以应用，在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

本领域技术人员可以由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。在以下描述中阐述了具体细节以便于充分理解本发明，但是本发明亦可通过其它不同的具体实施例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，本领域技术人员在不背离本发明的精神下可以进行各种类似推广和替换。

本发明下述示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的具体实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性具体实施例的技术方案充分传达给本领域技术人员。例如，在以下说明书中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使第一部件和第二部件可以不直接接触的实施例。

另外，为了便于描述，本发明可以使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等的空间相对术语，以描述如图中所示的一个元件或部件与另一个元件或部件的关系。除了图中所示的方位外，空间相对术语只在包括器件在使用或操作中的不同方位。

本发明实施例提供了鳍式场效应晶体管(FinFET)及其形成方法，示出了形成FinFET的中间阶段以及相对于FinFET的接触插塞的中间阶段。在各个视图和说明中，类似的参考标号用于标示类似的元件。

图2至图5是制造FinFET和相应的接触插塞的中间阶段的截面图和立体图。本发明实施例一的FinFET中接触插塞的形成工艺，如图7所示，包括如下步骤：

步骤S1，提供已形成源极/漏极区2的FinFET结构，其中在所述源极/漏极区2上形成层间介质层6(ILD)，所述源极/漏极区2由外延硅形成；

所述FinFET结构通过如下过程形成：

第一步，提供初始的晶圆，所述晶圆进一步包括衬底。

衬底可以是半导体衬底，半导体衬底可以进一步为硅衬底、硅锗衬底或者其它半导体材料形成的衬底。衬底可以掺杂有P型或N型杂质。

第二步，从衬底顶面延伸至衬底内形成有隔离区(例如浅沟槽隔离STI区)。

衬底中介于相邻隔离区之间的部分为半导体带。半导体带的顶面和隔离区的顶面基本上保持齐平。

隔离区可以包括氧化硅，例如，可以使用高密度等离子体(HDP)化学气相沉积(CVD)来形成。隔离区还可以包括由流体化学气相沉积(FCVD)、旋涂等形成的氧化物。

第三步，刻蚀隔离区，从而使半导体带的顶面高于隔离区的顶面，从而形成半导体鳍。

所述隔离区可以采用干法刻蚀形成，也可以采用湿法刻蚀形成。

第四步，在半导体鳍的顶面和侧壁上形成栅叠件，栅叠件包括栅介质和位于栅介质上方的栅电极，例如，可以使用多晶硅形成栅电极，但是也可以使用诸如金属硅化物、金属氮化物等的其它材料。

栅叠件也可以包括位于栅电极上方的硬掩膜层，其中硬掩膜层可以包括氧化硅。栅叠件可以横跨在单个或多个半导体鳍和/或隔离区上方。

第五步，在栅叠件的侧壁上形成栅间隔件。

可选地，栅间隔件包括碳氮化硅、氮化硅等并且可以具有单层结构或多层结构。

第六步，刻蚀半导体鳍中未被栅叠件和栅间隔件覆盖的部分，在隔离区之间形成凹槽，凹槽位于栅叠件的相对两侧。半导体鳍直接位于栅叠件和栅间隔件下面的部分受到保护不被刻蚀。

第七步，在凹槽中进行半导体材料的选择性外延生长而形成外延区，该外延区重新形成半导体鳍1。在一些示例性实施例中，外延区2包括硅锗或硅。

在以外延区填充凹槽之后，外延区的进一步外延生长使得外延区水平扩张，并且形成菱形的源极/漏极区2。源极和漏极区位于栅叠件的相对两侧。

外延区可以进一步注入P型杂质或N型杂质以形成源极/漏极区。可选地，在外延生长期间原位掺杂P型杂质或N型杂质也可以形成源极/漏极区。根据产生的FinFET是P型FinFET还是N型FinFET，可以在进行外延生长的同时原位掺杂P型杂质或N型杂质。例如，当产生的FinFET是P型FinFET时，外延生长可以生长SiGe。相反，当产生的FinFET是N型FinFET时，外延生长可以生长SiP。因此，源极/漏极区由外延硅形成。

第八步，形成层间介质层6(ILD)，ILD可以包括使用流体化学气相沉积(FCVD)形成的流体氧化物，还可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)或正硅酸乙酯(TEOS)氧化物等。

可以通过化学机械研磨(CMP)使ILD、栅叠件和栅间隔件的顶面保持齐平。

在本实施例中，形成层间介质层之前，在源极/漏极区上形成缓冲氧化物层和接触刻蚀停止层5(CESL)。缓冲氧化物层包括氧化硅，CESL包括氮化硅、碳氮化硅等。可以使用原子层沉积(ALD)形成缓冲氧化物层和CESL。

在现有技术中，在上述FinFET结构上形成接触插塞的过程：

首先去除ILD的部分以形成接触开口。接触开口位于ILD中。如果存在缓冲氧化物层和CESL，则将接触开口处的缓冲氧化物层和CESL去除。根据一些实施例，源极/漏极区可以包括多个彼此分隔开的菱形的外延区。接触开口将源极/漏极区2的顶面露出。

其次，在接触开口处(包括源极/漏极区的暴露表面)上形成硅化物层3。硅化物层3与源极/漏极区的接触面积有限。

最后，用导电材料填充接触开口，进行化学机械研磨去除导电材料的多余部分以形成接触插塞4，如图1所示。

如图3至图6所示，为本发明实施例在上述FinFET结构上形成接触插塞的过程。

步骤S2，打开层间介质层6，形成接触开口，使源极/漏极区的上方及两侧的层间介质层全部被去除。

具体地，旋涂光刻胶，曝光显影打开工艺窗口，对工艺窗口露出的层间介质层进行刻蚀。

步骤S3，刻蚀CESL5和鳍侧壁间隔件(sidewall spacer)，使源极/漏极区2的外延硅的上方和两侧完全露出，通过蚀刻侧壁介电层ILD，使得外延硅上面和侧面露出，进而增大接触面积。

选择合适的刻蚀剂对CESL5和鳍侧壁间隔件进行选择性刻蚀工艺，可以将源极/漏极区2两侧的CESL完全刻蚀去除，使锗硅(PMOS)或者磷硅(NMOS)的外延硅的上方和两侧完全露出，露出面积与现有技术相比显著增大。

在一些实施例中，CESL5可以采用氮化硅制成，鳍侧壁间隔件也可以采用氮化硅制成。在一些实施例中，当CESL5和鳍侧壁间隔件由氮化硅制成时，实施干法刻蚀工艺并且在从约3毫托至约50毫托的范围内的压力下操作。在一些实施例中，在干法刻蚀工艺中使用的气体包括氟甲烷(CH

步骤S4，在层间介质层的接触开口处形成环绕式的金属硅化物3。

具体地，先沉积金属再进行退火从而形成金属硅化物3。

金属硅化物3的形成包括在接触开口中形成共形金属层，其中，共形金属层沉积在源极/漏极区的部分暴露表面上。可以使用共形沉积方法(例如ALD)实现沉积。金属层可以包括钛、镍、钴等。根据一些实施例，可以使用热浸、尖峰退火、快速退火、激光退火等形成金属硅化物3。

步骤S5，利用导电材料填充形成金属硅化物后的接触开口。

在一些实施例中，导电材料可以包括钨。在可选实施例中，导电材料还可以包括其它金属，如铝、铜等。

步骤S6，进行化学机械研磨，形成环绕式的接触插塞4。

在上述实施例的基础上，如果形成层间介质层之前未在源极/漏极区上形成缓冲氧化物层和接触刻蚀停止层5(CESL)，那么直接打开层间介质层，形成接触开口，使所述源极/漏极区的外延硅的上方和两侧完全露出。

本发明实施例的方法在不需要额外光罩的前提下，扩大源极/漏极区的打开窗口(即层间介质层中的接触开口)，形成一种部分包裹且面积更大的源漏接触，有利于降低接触电阻，提升器件的直流特性，此外通过调节包裹面积，可以控制接触插塞与金属栅间的寄生电容。

以上通过具体实施例对本发明进行了详细的说明，上述实施例仅仅是本发明的较佳实施例，本发明并不局限于上述实施方式。在不脱离本发明原理的情况下，本领域的技术人员做出的等效置换和改进，均应视为在本发明所保护的技术范畴内。