半导体器件

摘要

本发明的实施例涉及一种半导体器件，包括：非易失性存储器单元区；逻辑区；伪区，位于所述非易失性存储器单元区和所述逻辑区之间；以及接地区域，位于所述伪区和所述逻辑区之间，其中，所述伪区不包含位于所述非易失性存储器单元区和所述逻辑区之间的坝结构。

说明书

分案申请

本申请是2017年11月28日提交的标题为“半导体器件及其制造方法”、专利申请号为201711215262.X的分案申请。

技术领域

本发明涉及半导体集成电路，更具体地，涉及包括非易失性存储器单元的半导体器件。

背景技术

随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，在减少形貌变化和抑制光刻操作的数量增加方面存在挑战。制造工艺中的有效平坦化是期望的以增加器件密度。平坦化材料的边缘变薄是半导体器件制造工艺中的一个问题，尤其是具有较大的组件密度或形貌变化的器件中。

发明内容

本发明的实施例提供了一种制造非易失性存储器半导体器件的方法，包括：在半导体衬底的非易失性存储器单元区上形成多个存储器单元；在所述多个存储器单元上方形成导电层；在所述多个存储器单元上方形成具有小于1.2厘泊的粘度的平坦化材料的第一平坦化层；对所述第一平坦化层和所述导电层实施平坦化操作，从而去除所述第一平坦化层的上部区域和所述导电层的上部区域；以及完全地去除所述存储器单元之间的所述导电层的下部区域的部分。

本发明的另一实施例提供了一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：在衬底上方形成堆叠结构，所述堆叠结构包括：第一多晶硅层，设置在第一介电层上方；第二介电层，设置在所述第一多晶硅层上方；第二多晶硅层，设置在所述第二介电层上方；覆盖绝缘层，设置在所述第二多晶硅层上方；以及侧壁间隔件，设置在所述第一多晶硅层、所述第二介电层、所述第二多晶硅层和所述覆盖绝缘层的相对侧上；在所述堆叠结构上方形成第三多晶硅层，从而覆盖所述堆叠结构；在所述第三多晶硅层上方形成具有小于1.2厘泊的粘度的平坦化材料的第一平坦化层；以及去除所述第一平坦化层和所述第三多晶硅层的上部，从而形成选择栅极和擦除栅极。

本发明的又一实施例提供了一种非易失性存储器半导体器件，包括：非易失性存储器单元区；逻辑区；伪区，位于所述非易失性存储器单元区和所述逻辑区之间；以及接地区域，位于所述伪区和所述逻辑区之间，其中，所述伪区不包含位于所述非易失性存储器单元区和所述逻辑区之间的坝结构。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是示出制造非易失性存储器半导体器件的方法的步骤的流程图。

图2A示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。图2B是图2A中的细节A的截面图。

图3示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。

图4A示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。图4B是图4A的细节B的截面图。

图5示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。

图6示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。

图7示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。

图8示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。

图9示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。

图10示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。

图11示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。

图12示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。

图13示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。

图14A、图14B、图14C和图14D示出了根据本发明的一些实施例的示出顺序制造工艺的阶段的半导体器件的非易失性存储器单元区和逻辑区的示例性截面图。

图15示出了根据本发明形成的半导体器件的示例性截面图。

图16示出了根据本发明的半导体器件制造工艺的各个阶段的一个的示例性截面图。

图17示出了根据本发明形成的非易失性存储器半导体器件的平面图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由...制成”可能意味着“包括”或“由...组成”。

在本发明的实施例中，半导体器件包括非易失性存储器(NVM)单元和诸如逻辑电路的外围电路。NVM单元通常需要其中堆叠多个导电层(诸如多晶硅层)的堆叠结构。此外，实施诸如回蚀刻操作或化学机械抛光(CMP)操作的各个平坦化操作以形成NVM单元所需的层或图案。在本发明的实施例中使用低粘度平坦化材料。低粘度平坦化材料允许形成尺寸减小的NVM半导体器件，因为低粘度平坦化材料允许在不使用占据半导体衬底上的空间的坝结构(诸如保护环结构)的情况下形成共形边缘部分。

图1示出了流程图200，流程图200示出了根据本发明的实施例的制造非易失性存储器半导体器件的方法的步骤。在方法中的第一步骤S210中，实施在非易失性存储器单元区上形成多个存储器单元的操作。在步骤S220中，在存储器单元区上方形成导电层，并且在步骤S230中，在存储器单元上方形成粘度小于约1.2厘泊的平坦化材料的第一平坦化层。随后在步骤S240中实施平坦化操作以去除第一平坦化层的上部区域和导电层的上部区域。之后，在步骤S250中，完全地去除存储器单元之间的导电层的下部区域的部分。在本文中更详细地讨论了根据本发明的实施例的制造非易失性存储器半导体器件的方法。

图2A至图13通常示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元的半导体器件的顺序工艺的示例性截面图。应该理解，可以在图2A至图13所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下描述的一些操作。为了简单起见，可以未示出一些元件。操作的顺序可以互换。

如图2A所示，在衬底10上形成用作NVM单元的隧道介电层的第一介电层20，并且在第一介电层20上方形成用作NVM单元的浮置栅极的第一导电层30。此外，在第一导电层上方依次形成第二介电层35、第二导电层40(用作NVM单元的控制栅极)以及掩模层(覆盖绝缘层)42。

在一些实施例中，衬底10是例如具有在从约1×10

在一些实施例中，用作NVM单元的隧道氧化物层的第一介电层20由氧化硅制成。在一些实施例中，第一介电层20的厚度在从约1nm至约50nm的范围内。可以通过热氧化或化学汽相沉积(CVD)形成第一介电层20。

在一些实施例中，第一导电层30是多晶硅。在其它实施例中，第一导电层是用作栅电极的任何合适的金属或金属氮化物。可以通过CVD形成第一导电层30。在一些实施例中，沉积的第一导电层30的厚度在从约20nm至约200nm的范围内。在一些实施例中，通过诸如化学机械抛光(CMP)或回蚀刻方法的平坦化操作减小第一导电层30的厚度。在一些实施例中，在平坦化操作之后，第一导电层30的厚度在从约10nm至约50nm的范围内。当第一导电层30是多晶硅时，该多晶硅适当地掺杂有杂质。在某些实施例中，第一导电层30是非晶硅层。

在一些实施例中，第二介电层35包括氧化硅层、氮化硅层或氧化硅和氮化硅的多层。在一个实施例中，氧化硅-氮化硅-氧化硅(ONO)层用作第二介电层35。在一些实施例中，第二介电层的厚度在从约1nm至约100nm的范围内。可以通过CVD、物理汽相沉积(PVD)或原子层沉积(ALD)形成第二介电层35。

在一些实施例中，第二导电层40可以是由CVD形成的多晶硅层，并且第二导电层40的厚度在从约10nm至约100nm的范围内。

硬掩模层42由通过CVD形成的氧化硅制成，并且其厚度在从约10nm至约200nm的范围内。在一些实施例中，硬掩模层42包括三层，如图2B(图2A中的细节A的放大图)所示，例如，由氧化硅制成的下层42-1、由氮化硅制成的中间层42-2以及由氧化硅制成的上层42-3。在其它实施例中，下层42-1由氮化硅制成，中间层42-2由氧化硅制成并且上层42-3由氮化硅制成。在某些实施例中，中间层由于下层和上层不同的材料制成。在一些实施例中，下层42-1的厚度约2nm至约10nm的范围内，中间层42-2的厚度在约5nm至约100nm的范围内，并且上层42-3的厚度在约2nm至约50nm的范围内。

下一步，如图3所示，通过使用包括光刻和蚀刻的图案化操作，图案化硬掩模层42，并且通过使用图案化的硬掩模层作为蚀刻掩模，图案化第二导电层40和第二介电层35。

如图4A所示，在第二导电层40和第二介电层35的图案化操作之后，在图案化的第二导电层40和图案化的第二介电层35的相对侧上形成第一侧壁间隔件45。

第一侧壁间隔件45由合适的介电材料的一层或多层制成。例如，通过CVD在整个衬底上方形成介电材料的一个或多个毯式层，并且之后实施各向异性蚀刻，从而形成第一侧壁间隔件45。在一些实施例中，第一侧壁间隔件45的厚度在从约1nm至约20nm的范围内。

在一些实施例中，如图4B(图4A中的细节B的放大图)所示，第一侧壁间隔件45包括具有夹在两个氧化硅层45-1和45-3之间的氮化硅层45-2的ONO膜。在一些实施例中，氧化硅层45-1、氮化硅层45-2和氧化硅层45-3的厚度分别在约1-20nm、约1-30nm和约1-20nm的范围内。在某些实施例中，第一侧壁间隔件45由氮化硅或氮氧化硅的单层制成。

如图5所示，在形成第一侧壁间隔件45之后，通过使用干蚀刻操作图案化第一多晶硅层30。

此外，形成如图6所示的第二侧壁间隔件48，并且形成如图7所示的擦除栅极氧化物49。第二侧壁间隔件48由介电材料的一层或多层制成。在一个实施例中，第二侧壁间隔件48由通过CVD形成的氧化硅制成。擦除栅极氧化物49由氧化硅制成。在一些实施例中，形成氧化硅层并且之后图案化氧化硅层以从擦除栅极区去除氧化硅层，并且之后实施湿氧化，从而形成擦除栅极氧化物49。在某些实施例中，也形成了用于选择栅极(字线)的栅极介电层。在一些实施例中，第一介电层20保留为栅极介电层，并且在某些实施例中，减薄用作选择栅极的栅极介电层的第一介电层20的暴露部分。

通过上述操作，形成如图7所示的堆叠结构MC1、MC2、MC3和MC4。堆叠结构MC1和MC2将是一对存储器单元并且堆叠结构MC3和MC4将是另一对存储器单元。堆叠结构MC1和MC2之间的距离等于堆叠结构MC3和MC4之间的距离，并且小于堆叠结构MC2和MC3之间的距离。

之后，如图8所示，在图7的结构上方形成第三导电层50。在一些实施例中，第三导电层50是多晶硅层。可以通过与第一导电层30和第二导电层40相同的工艺形成第三导电层50。如图8所示，在一些实施例中，通过CVD共形地形成第三导电层50，并且在堆叠结构MC2和MC3之间形成大的间隙(低高度部分)。在一些实施例中，从第一介电层20的上表面至第三导电层50的最上表面的平坦表面处测量的第三导电层50的厚度T1在从约40nm至约200nm的范围内。在某些实施例中，从硬掩模层42的上表面至第三导电层50的最上表面的第三导电层50的厚度T2在从约20nm至约100nm的范围内。在一些实施例中，厚度T1/T2的比率在从约10/1至约2/1的范围。

如图9所示，随后在第三导电层50上方形成第一平坦化层52。在一些实施例中，在堆叠结构MC2和MC3之间的第三导电层50的下平坦部分处测量的第一平坦化层52的厚度T3在从约60nm至约300nm的范围内。在某些实施例中，从第三导电层50的顶部(位于硬掩模层42上面的第三导电层50的位置)处测量的第一平坦化层52的厚度T4在从约20nm至约50nm的范围内。在一些实施例中，在形成第一平坦化层52之后，堆叠结构的高度在约200nm至约400nm。在一些实施例中，厚度T3/T4的比率在从约15/1至约3/1的范围。

在一些实施例中，第一平坦化层52由具有低粘度的有机材料制成，诸如碳链聚合物。在某些实施例中，第一平坦化层52由具有小于约1.2厘泊的粘度的平坦化层材料制成。在一些实施例中，平坦化层材料是芳香树脂/丙二醇单甲醚醋酸酯材料，诸如可从JSR公司购买到的JSR NFC HM8088-7。低粘度允许平坦化层均匀地展开并且在堆叠结构上方和一对堆叠部件之间的谷中形成光滑、平坦的表面。当平坦化层材料的粘度大于1.2厘泊时，可能需要多次施加平坦化材料来实现完全覆盖，从而延长了形成平坦化层所需的时间量。此外，较高粘度的材料可能不均匀地流动在被平坦化的器件的整个表面上方，导致器件的边缘处的平坦化的边缘变薄。此外，使用较高粘度的平坦化材料可能需要使用坝结构来确保平坦度，从而增加半导体器件的尺寸。在一些实施例中，对平坦化材料实施烘烤操作以固化平坦化层52。

之后，如图10所示，实施平坦化操作以去除平坦化层52的上部区域以及第三导电层50的上部区域。在一些实施例中，合适的平坦化操作包括化学机械抛光(CMP)或使用合适的湿蚀刻或干蚀刻技术的回蚀刻操作。在一些实施例中，使用等离子体干蚀刻操作。

在第一回蚀刻操作之后，实施第二回蚀刻操作以进一步减小第三导电层50的厚度(如图11所示)，并且在一些实施例中，完全地去除第一平坦化层52。通过第二回蚀刻操作，形成擦除栅极50E和选择栅极(字线)50S。

如图11所示，擦除栅极50E设置在一对堆叠结构MC1、MC2之间并且选择栅极50S设置在未形成擦除栅极50E的一对堆叠结构的相对侧上。如图11所示，应该注意，在制造工艺的这个阶段，一对堆叠结构MC1、MC2的选择栅极连接至如图11所示的(与邻近的一对堆叠结构(MC3)的选择栅极未分开)邻近的一对堆叠结构(MC3)的选择栅极。

如图12所示，在通过蚀刻第三导电层50形成选择栅极50S和擦除栅极50E之后，通过形成第一硬掩模层56和第一硬掩模层56上方的第二硬掩模层58在图11的结构上方形成硬掩模54。在一些实施例中，第一硬掩模层56由诸如二氧化硅的硅氧化物基介电材料制成，并且第二硬掩模层58由诸如SiN或SiON的硅氮化物基介电材料制成。

此外，如图12所示，在硬掩模54上方形成第二平坦化层60。在一些实施例中，第二平坦化层60由与第一平坦化层52相同的材料形成，该材料为诸如具有小于约1.2厘泊的粘度的碳链聚合物材料。在其它实施例中，第二平坦化层60与第一平坦化层52的材料不同。在某些实施例中，第二平坦化层60是比第一平坦化层52的粘度更高的材料。随后，在第二平坦化层60上方形成光刻胶层62，并且图案化光刻胶以在图11的结构上方形成开口64。

如图13所示，通过使用光刻胶图案62作为蚀刻掩模，图案化第一硬掩模层56和第二硬掩模层58，并且之后图案化第三导电层50，诸如通过蚀刻以去除第三导电层50的下部区域的部分，从而通过开口64’将选择栅极分隔开。在第三导电层50的蚀刻期间和/或之后，去除第二硬掩模层58，并且完全地去除第二平坦化层60。

应该理解，图13所示的结构经受进一步CMOS工艺以形成诸如互连通孔、互连金属层、钝化层等的各个部件。

图14A至图14D示出了根据本发明的一些实施例的示出制造工艺的顺序阶段的半导体器件的非易失性存储器单元区和逻辑区的示例性截面图。图14A至图14D也示出了实施例，其中硬掩模层42包括三层(例如，由氧化硅制成的下层42-1、由氮化硅制成的中间层42-2以及由氧化硅制成的上层42-3)，并且第一间隔件45包括具有夹在两个氧化硅层45-1和45-3之间的氮化硅层45-2的ONO膜。在其它实施例中，下层42-1由氮化硅制成，中间层42-2由氧化硅制成并且上层42-3由氮化硅制成。

如图14A所示，在NVM单元区110和逻辑区120上方形成第一平坦化层52。在逻辑区120中的第三导电层50上方形成包括氮化物层72和氧化物层74的硬掩模层70以在NVM单元区110中的第三导电层50的随后的蚀刻期间保护逻辑区120中的第三导电层50。

之后，如图14B所示，通过使用等离子体干蚀刻实施第一回蚀刻操作以去除NVM单元区110中的第三导电层50和第一平坦化层52的上部以及逻辑区120中的第一平坦化层52。

如图14C所示，在回蚀刻操作之后，实施第二回蚀刻操作以进一步减小NVM单元区110中的第三导电层50和逻辑区120中的氮化物层72的厚度。如图14D所示，随后从逻辑区120中的第三导电层50上方去除氮化物层72并且从NVM单元区110去除任何剩余的第一平坦化层52。通过合适的干蚀刻或湿蚀刻技术去除氮化物层72和任何剩余的第一平坦化层52。在一些实施例中，使用热磷酸蚀刻操作去除氮化物层72。在一些实施例中，使用白骨化(piranha)蚀刻(硫酸和过氧化氢)或氧等离子体蚀刻去除任何剩余的第一平坦化层52。

图15示出了根据本发明的实施例的具有NVM单元区和逻辑区的半导体器件的示例性截面图。如图所示，根据本发明的一些实施例的非易失性存储器阵列包括多对栅极结构(GS)。栅极结构GS包括一对控制栅极(CG)与位于控制栅极(CG)之间的擦除栅极(EG)。在一些实施例中，在控制栅极(CG)的每侧上形成一对选择栅极(SG)。此外，在每个控制栅极(CG)下面形成一对浮置栅极(FG)。在该实施例中示出三个栅极结构(GS)，但是NVM单元区不限于三个栅极结构，并且一些实施例包括更少或更多数量的栅极结构。

在一些实施例中，逻辑区160包括由层间介电层170围绕并且由形成在衬底10中的浅沟槽隔离区域175分隔开的一个或多个栅电极结构165。

图16示出了根据本发明的半导体器件制造工艺的各个阶段的一个的示例性对比截面图。

高粘度平坦化材料具有大于约1.2厘泊的粘度。高粘度平坦化材料可以具有大于2厘泊的粘度。低粘度平坦化材料具有小于约1.2厘泊的粘度。可以在NVM单元区的边缘处形成介电层90。在一些实施例中，介电层90包括位于氮化物层92上面的氧化物层94。介电层设置在导电层(诸如多晶硅层50)上。

在制造工艺期间将高粘度平坦化材料80用作平坦化材料的情况下，由于高粘度平坦化材料回流问题，可能发生高粘度平坦化材料80的边缘变薄。高粘度平坦化材料80的粘度可能导致平坦化材料的不均匀流动，并且高粘度平坦化材料可能需要分几个阶段施加，从而延长了涂覆操作的持续时间。由于高粘度平坦化材料回流问题，在边缘区和位于NVM栅极结构上面的区之间可能存在高粘度平坦化材料的高度差ΔT5。

然而，本发明的实施例使用粘度小于1.2厘泊的低粘度平坦化材料作为平坦化层52，而不是高粘度材料。如图16所示，低粘度平坦化层52具有平坦的顶面。使用低粘度平坦化材料的边缘区和位于NVM栅极结构上面的区之间的平坦化层的高度差ΔT6小于高粘度平坦化材料80的高度差ΔT5。因此，ΔT6＜ΔT5。

在本发明的实施例中，使用低粘度平坦化材料的单层而不是高粘度平坦化材料的一层或多层。本发明的低粘度平坦化材料的单层不会像高粘度平坦化材料那样引起边缘变薄。

图17示出了根据本发明形成的非易失性存储器半导体器件的平面图。在本发明中使用的低粘度平坦化材料允许形成具有减小的尺寸的NVM半导体器件。如图17所示，在本发明使用低粘度平坦化材料的实施例中，逻辑区120和单元区110之间的伪区130跨越长度L1。在一些实施例中，具有宽度L1的伪区130围绕单元区。一些半导体器件由围绕非易失性存储器阵列边缘的NVM单元区110的坝结构制成，以消除高粘度回流问题。坝结构将围绕NVM单元区的伪区130的宽度L1增加坝结构的宽度。因此，如平面图所示，使用坝结构的半导体器件的总体尺寸在X和Y方向上都增加了两倍的坝结构的宽度。因此，与使用坝结构的半导体器件相比，根据本发明的使用低粘度平坦化材料的半导体器件的尺寸在X和Y方向上都可以减小两倍的坝结构的宽度。在一些半导体器件中，接地区域140将NVM单元区110与逻辑区120分隔开。接地区域140可以保护半导体器件免受静电放电的有害影响。

在一些实施例中，伪区减小至具有坝结构的非易失性存储器半导体器件的伪区的尺寸的约一半。因此，在本发明的实施例中电路密度增加，而没有阵列边缘变薄。在一些实施例中，根据本发明的器件的总面积比具有坝结构的器件小10％-20％。

通过使用低粘度碳链聚合物作为底层，提供了用于平坦化非易失性存储器单元的简化工艺。此外，由于没有坝结构占据空间，因此非易失性存储器单元的总体尺寸减小。此外，制造过程更有效，因为为了解决高粘度平坦化材料回流问题，可能需要高平坦化材料的多个施加步骤，每次施加均需要花费时间来施加和固化。根据本发明，仅需要施加一次低粘度平坦化材料，因此，根据本发明的制造工艺消除了施加和固化多层所需的时间。

在本发明解释了包括NVM区和逻辑区的半导体器件的实施例，然而本发明不限于包括NVM区和逻辑区的半导体器件。本公开适用于存在具有实质密度或形貌差异并且需要水平/平坦表面的区域的任何情况。例如，本发明的方法适用于具有不同晶体管密度的区域的半导体器件。

本公开也适用于可以是模拟电路、数字电路和本征混合信号电路的组合的混合信号片上系统。混合信号集成电路在同一芯片上包含数字和模拟电路，诸如同一芯片上的微处理器和放大器。混合信号集成电路通常用于将模拟信号转换为数字信号，以使数字器件可以处理它们。混合信号集成电路的实例包括使用ΔΣ调制(delta-sigma modulation)的数据转换器、使用错误检测和校正的模数转换器/数模转换器以及数字射频芯片。数字控制的声音芯片也是混合信号电路。这些混合信号芯片具有不同形貌和部件密度的区域。可以使用此处公开的技术来实现这些器件的改进的平坦化。

应该理解，不是所有的优势都已经在此处讨论，没有特定的优势对于所有的实施例或实例都是需要的，并且其它实施例或实例可以提供不同的优势。

本发明的实施例是制造非易失性存储器半导体器件的方法。该方法包括在半导体衬底的非易失性存储器单元区上形成多个存储器单元。在多个存储器单元上方形成导电层。在多个存储器单元上方形成具有小于约1.2厘泊的粘度的平坦化材料的第一平坦化层。对第一平坦化层和导电层实施平坦化操作，从而去除第一平坦化层的上部区域和导电层的上部区域。完全地去除存储器单元之间的导电层的下部区域的部分。在一些实施例中，每个存储器单元均包括第一和第二控制栅极以及位于第一和第二控制栅极之间的擦除栅极、分别位于第一和第二控制栅极外部的第一和第二选择栅极以及分别在第一和第二控制栅极下面形成的第一和第二浮置栅极。在一些实施例中，该方法包括在选择性地去除存储器单元之间的导电层的下部区域的部分之前，在多个存储器单元上形成硬掩模层。在一些实施例中，该方法包括在形成硬掩模层之后，在存储器单元上形成第二平坦化层。在一些实施例中，该方法包括在第二平坦化层上形成光刻胶层。在一些实施例中，该方法包括在半导体衬底上方设置介电层，并且从介电层的上表面至第三导电层的最上表面的平坦表面处测量的第三导电层的导电层的厚度T1与从硬掩模层的上表面至第三导电层的最上表面的导电层的厚度T2的比率T1/T2在从约10/1至约2/1的范围。在一些实施例中，该方法包括在与非易失性存储器单元区间隔开的半导体器件的外围区中形成逻辑区；并且在逻辑区和单元区之间形成接地区域。

本发明的另一实施例是用于制造包括非易失性存储器的半导体器件的方法。该方法包括在衬底上方形成堆叠结构，堆叠结构包括：设置在第一介电层上方的第一多晶硅层、设置在第一多晶硅层上方的第二介电层、设置在第二介电层上方的第二多晶硅层、设置在第二多晶硅层上方的覆盖绝缘层以及设置在第一多晶硅层、第二介电层、第二多晶硅层和覆盖绝缘层的相对侧上的侧壁间隔件。在堆叠结构上方形成第三多晶硅层，从而覆盖堆叠结构。在第三多晶硅层上方形成具有小于约1.2厘泊的粘度的平坦化材料的第一平坦化层。去除第一平坦化层和第三多晶硅层的上部，从而形成选择栅极和擦除栅极。在一些实施例中，第一平坦化材料是有机材料。在一些实施例中，在第三多晶硅层的下平坦部分处测量形成的第一平坦化层的厚度T3与在第三多晶硅层的最上平坦表面处测量的第一平坦化层的厚度T4的比率T3/T4在从约15/1至约3/1的范围。在一些实施例中，去除第一平坦化层和第三多晶硅层的上部包括使用第一等离子体工艺实施第一回蚀刻操作以部分地去除第一平坦化层和第三多晶硅层，从而暴露覆盖绝缘层；并且使用第二等离子体工艺实施第二回蚀刻操作以进一步减小第三多晶硅层的厚度，从而形成选择栅极和擦除栅极。在一些实施例中，该方法包括在去除第一平坦化层和第三多晶硅层的上部之后，在堆叠结构上形成硬掩模层。在一些实施例中，该方法包括在形成硬掩模层之后，在堆叠结构上形成第二平坦化层。在一些实施例中，该方法包括在第二平坦化层上形成光刻胶层。在一些实施例中，该方法包括去除光刻胶层、第二平坦化层和硬掩模。在一些实施例中，第一平坦化层和第二平坦化层是不同的材料。

本发明的另一实施例是非易失性存储器半导体器件，包括非易失性存储器单元区和逻辑区。伪区位于非易失性存储器单元区和逻辑区之间，并且接地区域位于伪区和逻辑区之间。伪区不包含位于非易失性存储器单元区和逻辑区之间的坝结构。在一些实施例中，非易失性存储单元区包括形成在其中的多个非易失性存储器单元。在一些实施例中，每个存储器单元均包括第一和第二控制栅极以及位于第一和第二控制栅极之间的擦除栅极、分别位于第一和第二控制栅极外部的第一和第二选择栅极以及分别在第一和第二控制栅极下面形成的第一和第二浮置栅极。在一些实施例中，逻辑区包括由层间介电层围绕并且由浅沟槽隔离区域间隔开的一个或多个栅电极结构。在一些实施例中，浮置栅极和控制栅极包括多晶硅。在一些实施例中，擦除栅极和选择栅极包括多晶硅。在一些实施例中，器件包括位于控制栅极上面的覆盖绝缘层。在一些实施例中，覆盖绝缘层包括位于控制栅极上面的第一氧化物层、位于第一氧化物层上面的氮化物层以及位于氮化物层上面的第二氧化物层。在一些实施例中，器件包括位于控制栅极的侧壁上和浮置栅极上面的第一侧壁间隔件。在一些实施例中，第一侧壁间隔件包括位于控制栅极上面的第一氧化物层、位于第一氧化物层上面的氮化物层以及位于氮化物层上面的第二氧化物层。在一些实施例中，器件包括位于第一侧壁间隔件的侧壁上和浮置栅极的侧壁上的第二侧壁间隔件。

本发明的另一方法是用于制造包括非易失性存储器的半导体器件的方法。该方法包括在衬底上方形成第一介电层。在第一介电层上方形成用于第一导电层的第一导电膜。在第一导电膜上方形成用于第二介电层的第二介电膜。在第二介电膜上方形成用于第二导电层的第二导电膜。在第二导电膜上方形成用于覆盖绝缘层的第三介电膜。图案化第三介电膜、第二导电膜和第二介电膜，从而形成覆盖绝缘层、第二导电层和第二介电层。在形成覆盖绝缘层、第二导电层和第二介电层之后，图案化第一导电膜，从而形成第一导电层并且暴露第一介电膜的第一部分。在形成第一导电层并且暴露第一介电膜的第一部分之后，在覆盖绝缘层、第二导电层、第二介电层和第一导电层的相对侧上形成第一侧壁间隔件。在第一介电膜的第一暴露部分、覆盖绝缘层和第一侧壁间隔件上方形成用于第三导电层的第三导电膜。在第三导电膜上方形成具有小于约1.2厘泊的粘度的平坦化材料的第一平坦化层，并且去除第一平坦化层和第三导电膜的上部，其中，第三导电层形成擦除栅极和选择栅极。在一些实施例中，在形成第二导电层和第二介电层之后以及图案化第一导电膜之前，在覆盖绝缘层、第二导电层和第二介电层的相对侧上形成第二侧壁间隔件，其中，第一侧壁间隔件形成在第二侧壁间隔件上方。在一些实施例中，去除第一平坦化层和第三导电膜的上部包括使用第一等离子体工艺实施第一回蚀刻操作以部分地去除第一平坦化层和第三导电膜，从而暴露覆盖绝缘层，并且使用第二等离子体工艺实施第二回蚀刻操作以进一步减小第三导电膜的厚度以形成第三导电层。在一些实施例中，该方法包括在覆盖绝缘层和第三导电层上形成硬掩模层，在硬掩模层上形成具有小于约1.2厘泊的粘度的平坦化材料的第二平坦化层，并且图案化第二平坦化层、硬掩模层和第三导电层以暴露第一介电膜的第二部分。

本发明的另一实施例是非易失性存储器半导体器件结构，包括设置在衬底上的多个存储器单元结构。每个存储器单元结构均包括设置在衬底上的间隔开的第一和第二浮置栅极、分别设置在第一和第二浮置栅极上的间隔开的第一和第二控制栅极、设置在一对邻近的存储器单元结构上和之间的导电层以及设置在导电层上的平坦化层。平坦化层具有小于约1.2厘泊的粘度。在一些实施例中，器件结构包括位于控制栅极上面的覆盖绝缘层。在一些实施例中，覆盖绝缘层包括位于控制栅极上面的第一氧化物层、位于第一氧化物层上面的氮化物层以及位于氮化物层上面的第二氧化物层。在一些实施例中，器件结构包括位于控制栅极的侧壁上和浮置栅极上面的第一侧壁间隔件。在一些实施例中，第一侧壁间隔件包括位于控制栅极上面的第一氧化物层、位于第一氧化物层上面的氮化物层以及位于氮化物层上面的第二氧化物层。在一些实施例中，器件结构包括位于第一侧壁间隔件的侧壁上和浮置栅极的侧壁上的第二侧壁间隔件。

本发明的另一实施例是非易失性存储器半导体器件结构，包括设置在衬底上的多个存储器单元结构。每个存储器单元结构均包括设置在衬底上的间隔开的第一个和第二浮置栅极、分别设置在第一和第二浮置栅极上的间隔开的第一和第二控制栅极、设置在第一和第二浮置栅极之间的擦除栅极、设置在一对邻近的存储器单元结构上和之间的硬掩模层以及设置在硬掩模层上的平坦化层。平坦化层具有小于约1.2厘泊的粘度。在一些实施例中，器件结构包括位于控制栅极上面的覆盖绝缘层，其中，覆盖绝缘层包括位于控制栅极上面的第一氧化物层、位于第一氧化物层上面的氮化物层以及位于氮化物层上面的第二氧化物层。在一些实施例中，器件结构包括位于控制栅极的侧壁上和浮置栅极上面的第一侧壁间隔件，其中，第一侧壁间隔件包括位于控制栅极的侧壁上面的第一氧化物层、位于第一氧化物层上面的氮化物层以及位于氮化物层上面的第二氧化物层。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。