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在集成电路中形成至少一个电中断的方法及相应集成电路

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本申请涉及在集成电路中形成至少一个电中断的方法及相应集成电路。提供一种集成电路，包括在半导体衬底(SB)上方的大量导电焊盘，该大量导电焊盘分别位于该集成电路的部件区与该集成电路的第一金属化层级之间并且包封在绝缘区(RIS2)中，该大量焊盘包括与相应第一部件区(Z1)电接触的第一焊盘(PLT1)以及不与相应第二部件区(Z2)电接触的至少一个第二焊盘，以形成至少一个电中断。

著录项

公开/公告号CN108091576A

专利类型发明专利
公开/公告日2018-05-29

原文格式PDF
申请/专利权人意法半导体(鲁塞)公司;
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申请/专利号CN201710351609.7
发明设计人 C·里韦罗;P·弗纳拉;G·鲍顿;M·利萨特;
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申请日2017-05-18
分类号H01L21/48(20060101);H01L23/488(20060101);
代理机构11256 北京市金杜律师事务所;
代理人王茂华;董典红
地址法国鲁塞
入库时间 2023-06-19 05:29:54

法律信息

法律状态公告日

法律状态信息

法律状态
2018-06-22

实质审查的生效 IPC(主分类):H01L21/48 申请日:20170518

实质审查的生效
2018-05-29

公开

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1. 在集成电路中形成至少一个电中断的方法及相应集成电路 [P] . 中国专利： CN108091576A . 2018-05-29
2. 用于形成至少一个电中断的方法以及相应集成电路 [P] . 中国专利： CN108091635A . 2018-05-29
3. Method for forming at least one electrical discontinuity in an interconnection part of an integrated circuit, and corresponding integrated circuit [P] . 美国专利： US10049991B2 . 2018-08-14

机译：在集成电路的互连部分中形成至少一个电中断的方法以及相应的集成电路
4. Method for forming at least one electrical discontinuity in an interconnection part of an integrated circuit without addition of additional material, and corresponding integrated circuit [P] . 美国专利： US10049982B2 . 2018-08-14

机译：在集成电路的互连部分中形成至少一个电中断而不添加额外材料的方法以及相应的集成电路
5. Method for forming at least one electrical discontinuity in an integrated circuit, and corresponding integrated circuit [P] . 美国专利： US10177101B2 . 2019-01-08

机译：在集成电路中形成至少一个电中断的方法以及相应的集成电路