非易失性SRAM存储器单元及非易失性半导体存储装置

摘要

本发明提供非易失性SRAM存储器单元及非易失性半导体存储装置，在非易失性半导体存储装置(1)中，能够降低将SRAM数据写入非易失存储器部(16)的程序动作所需电压，因此能够将构成与所述非易失存储器部(16)连接的SRAM(15)的第一存取晶体管(21a)、第二存取晶体管(21b)、第一负载晶体管(22a)、第二负载晶体管(22b)、第一驱动晶体管(23a)、第二驱动晶体管(23b)的各栅极绝缘膜的膜厚形成为4nm以下，相应地能够使SRAM(15)通过低电源电压高速动作，由此，能够将SRAM(15)的SRAM数据写入非易失存储器部(16)，且能够实现在所述SRAM(15)的高速动作。

说明书

技术领域

本发明涉及一种非易失性SRAM存储器单元及非易失性半导体存储装置。

背景技术

近年来，随着智能手机等电气设备的普及，用于高速处理声音、图像等大容量信号的SRAM(Static Random Access Memory，静态随机存取存储器)的重要性在提高(参照如非专利文献1)。通常，SRAM中重要的是高速化、小面积化、低电力化，近年来，正在开发一种新的电路结构。另外，由于SRAM是非易失性存储器，因此要求在停止供应电力之后也要存储写入存储节点的外部数据，还要求将SRAM数据写入即使在停止电力后也能够保持数据的非易失存储器部，并在重新供应电力之后从非易失存储器部重新读取数据到存储节点。

现有技术文献

非专利文献

非专利文献1：“维基百科静态随机存取存储器”、[在线]、因特网(URL:http://ja.wikipedia.org/wiki/Static_Random_Access_Memory)

发明内容

发明要解决的课题

但是，一般的非易失存储器部中，数据的写入动作时所需的电压值与不进行数据写入的非写入动作时所需的电压值之间的电压差大。因此，在与这样的现有的非易失存储器部之间进行数据处理的SRAM中，与向非易失存储器部的数据的写入动作、非写入动作所需的电压相应地，施加于SRAM的电压也会变大。因此，对于设置在非易失存储器部的SRAM，构成所述SRAM的晶体管的栅极绝缘膜的膜厚度变厚，相应地存在难以实现在SRAM中的高速动作的问题。

因此，本发明是考虑上述问题而提出的，其目的在于提供一种能够实现可向非易失性存储器写入数据的SRAM的高速动作的非易失性SRAM存储器单元及非易失性半导体存储装置。

为解决课题的技术手段

用于解决上述问题的本发明的非易失性SRAM存储器单元，包括：SRAM(Static Random Access Memory)，其中，在一端相互连接的一方的第一负载晶体管与第一驱动晶体管之间具有第一存储节点，且在一端相互连接的另一方的第二负载晶体管与第二驱动晶体管之间具有第二存储节点，所述第一负载晶体管和所述第二负载晶体管的另一端与电源线连接，所述第一驱动晶体管和所述第二驱动晶体管的另一端与基准电压线连接；及非易失存储器部，包括：第一存储器单元，其中，在第一漏极侧选择晶体管与第一源极侧选择晶体管之间串联连接有第一存储器晶体管，在所述第一漏极侧选择晶体管的一端连接有所述第一存储节点；第二存储器单元，其中，在第二漏极侧选择晶体管与第二源极侧选择晶体管之间串联连接有第二存储器晶体管，在所述第二漏极侧选择晶体管的一端连接有所述第二存储节点，在所述第一存储器晶体管和所述第二存储器晶体管上设置有电荷存储层，通过基于向存储器栅极施加的电荷存储栅电压所产生的量子隧道效应能够向所述电荷存储层注入电荷，所述第一源极侧选择晶体管和所述第二源极侧选择晶体管的各一端与源极线连接，所述SRAM包括：第一存取晶体管，其一端与另一方的所述第二负载晶体管和所述第二驱动晶体管的栅极、以及一方的所述第一存储节点连接，且其另一端与互补型第一位线连接，其栅极与字线连接；及第二存取晶体管，其一端与一方的所述第一负载晶体管和所述第一驱动晶体管的栅极、以及另一方的所述第二存储节点连接，且其另一端与互补型第二位线连接，其栅极与所述字线连接，其中，所述第一存取晶体管、所述第二存取晶体管、所述第一负载晶体管、所述第二负载晶体管、所述第一驱动晶体管及所述第二驱动晶体管的各栅极绝缘膜的膜厚度形成为4nm以下。

另外，本发明的非易失性半导体存储装置，其特征在于，所述非易失性SRAM存储器单元以矩阵状配置。

发明的效果

根据本明，从SRAM向非易失存储器部写入数据时，使第一源极侧选择晶体管和第二源极侧选择晶体管进行截止动作，且根据第一存储节点与第二存储节点之间的电压差异能够使第一漏极侧选择晶体管或者第二漏极侧选择晶体管的任意一方进行截止动作。

由此，非易失性SRAM存储器单元中，与进行截止动作的第一漏极侧选择晶体管或者第二漏极侧选择晶体管连接的第一存储器晶体管或者第二存储器晶体管中，根据电荷存储栅电压提高存储器阱的电位，缩小存储器栅极与存储器阱表面之间的电压差，从而阻止向电荷存储层内的电荷注入，另外，根据进行导通动作的第二漏极侧选择晶体管或者第一漏极侧选择晶体管，将第二存储节点或者第一存储节点的电压施加到第二存储器晶体管或者第一存储器晶体管，使存储器栅极与存储器阱表面之间的电压差变大，从而能够通过量子隧道效应向电荷存储层注入电荷。

如上所述，非易失性SRAM存储器单元中，仅使第一漏极侧选择晶体管、第一源极侧选择晶体管、第二漏极侧选择晶体管、第二源极侧选择晶体管进行导通或截止动作，由此不会受到电荷存储栅电压的约束地，根据第一存储节点与第二存储节点的电压，能够从SRAM向非易失存储器部写入数据。

因此，非易失性SRAM中，能够降低各部位的电压值，因此与所述电压的降低匹配地，可以将构成与非易失存储器部连接的SRAM的第一存取晶体管、第二存取晶体管、第一负载晶体管、第二负载晶体管、第一驱动晶体管、第二驱动晶体管的各栅极绝缘膜的膜厚度形成为4nm以下，从而可通过低的电源电压使SRAM高速动作，能够实现可向非易失存储器部写入数据的SRAM的高速动作。

附图说明

图1是示出本发明的非易失性半导体存储装置的电路结构的示意图。

图2是示出非易失性SRAM存储器单元的电路结构的示意图。

图3是示出图2所示的非易失性SRAM存储器单元的电路结构的布置图案的示意图。

图4是示出第一存储器单元或者第二存储器单元的侧剖面结构的剖面图。

图5是表示在执行向非易失存储器部写入SRAM的SRAM数据的程序动作时、擦除非易失存储器部的存储器数据的动作时、从外部向SRAM写入外部数据的写入动作时、及将SRAM的SRAM数据读取到外部的读取动作时的各部分的电压值的表。

图6A是用于说明不形成沟道层而阻止向电荷存储层的电荷注入的剖面图，图6B是用于说明形成沟道层而阻止向电荷存储层的电荷注入的剖面图。

具体实施方式

以下，对本发明的实施方式进行说明。并且，按照以下的顺序进行说明。

<1.非易失性半导体存储装置的整体结构>

<2.非易失性SRAM存储器单元的结构>

<3.向SRAM写入外部数据的外部数据写入动作>

<4.从SRAM读取SRAM数据的读取动作>

<5.向非易失存储器部写入SRAM的SRAM数据的程序动作>

5-1.不形成沟道层而阻止向电荷存储层的电荷注入的情况

5-1-1.关于程序动作之前执行的载体排除动作

5-1-2.关于载体排除动作之后的程序动作

5-2.形成沟道层而阻止电荷注入到电荷存储层的的情况

<6.非易失存储器部的存储器数据的擦除动作>

<7.将非易失存储器部的存储器数据写入SRAM的存储器数据写入动作>

<8.作用及效果>

<9.其他实施方式>

<1.非易失性半导体存储装置的整体结构>

图1中，1表示本发明的非易失性半导体存储装置，具有多个非易失性SRAM存储器单元2以矩阵状配置的结构。在非易失性半导体存储装置1中，地址输入和控制信号可输入到输入输出接口电路3的同时，所述输入输出接口电路3和外部电路(未示出)之间可进行数据的输入输出。输入输出接口电路3根据这些地址输入、数据输入、控制信号，生成规定的动作信号，并将所述动作信号可适当地发送到位信息反转电路4、行译码器6、列译码器7、SRAM电源控制电路8、输入输出控制电路10、存储器栅电压控制电路11、选择栅电压和源电压控制电路12。由此，位信息反转电路4、行译码器6、列译码器7、SRAM电源控制电路8、输入输出控制电路10、存储器栅电压控制电路11、及选择栅电压和源电压控制电路12可由来自输入输出接口电路3的动作信号被控制，并执行规定的动作。

实际上，行译码器6中设置有多个字线WL0、WL1、WL2、WL3，在各个字线WL0、WL1、WL2、WL3上连接有多个非易失性SRAM存储器单元2。由此，行译码器6根据包含在动作信号的行地址，以字线WL0、WL1、WL2、WL3单位向非易失性SRAM存储器单元2施加规定的电压。列译码器7通过布线YG0、YG1与输入输出控制电路10连接，可使设置在输入输出控制电路10的晶体管9a进行导通或截止动作。

输入输出控制电路10通过使设置在非易失性SRAM存储器单元2的各列的一对晶体管进行导通和截止动作，由此可通过读出放大器和数据输入电路9b检测以矩阵状配置的非易失性SRAM存储器单元2中从规定的非易失性SRAM存储器单元2读取的位电压。例如当与一对互补型第一位线BLT1及互补型第二位线BLB1连接的晶体管9a进行导通动作时，读出放大器和数据输入电路9b可检测所述互补型第一位线BLT1及互补型第二位线BLB1的电压差，并将电压高的一方对互补型第一位线BLT1(或者互补型第二位线BLB1)判断为高水平电压，将电压低的另一方的互补型第二位线BLB1(或者互补型第一位线BLT1)判断为低水平电压。

在位信息反转电路4上连接有一对互补型第一位线BLT0(BLT1、BLT2、BLT3)和互补型第二位线BLB0(BLB1、BLB2、BLB3)，通过所述互补型第一位线BLT0(BLT1、BLT2、BLT3)和互补型第二位线BLB0(BLB1、BLB2、BLB3)，以列单位可向非易失性SRAM存储器单元2施加规定的电压。

另外，位信息反转电路4读取构成非易失性SRAM存储器单元2的SRAM(在图2中后述)的高水平和低水平，通过逻辑反转处理反转逻辑，将高水平作为低水平，将低水平作为高水平，并将其作为反转数据写入SRAM中。

顺便说一下，在该实施方式的情况下，对另行设置位信息反转电路4及读出放大器和数据输入电路9b的情况进行了说明，但是本发明并不限定于此，例如还可以采用如下方式：将位信息反转电路4配置在读出放大器和数据输入电路9b中，通过读出放大器读取非易失性SRAM存储器单元2的高水平信息和低水平信息后，并对逻辑进行反转，将其作为反转数据重新在SRAM上进行写入。

另外，在SRAM电源控制电路8中连接有多个电源线VSp0、VSp1、VSp2、VSp3和多个基准电压线VSn0、VSn1、VSn2、VSn3，一个电源线VSp0(VSp1、VSp2、VSp3)和一个基准电压线VSn0(VSn1、VSn2、VSn3)成一对，沿着电源线VSp0(VSp1、VSp2、VSp3)和基准电压线VSn0(VSn1、VSn2、VSn3)连接有多个非易失性SRAM存储器单元2。由此，SRAM电源控制电路8通过分别向各电源线VSp0(VSp1、VSp2、VSp3)施加电源电压VDD，以所述电源线VSp0、VSp1、VSp2、VSp3单位向多个非易失性SRAM存储器单元2一律施加电源电压。另外，基准电压线VSn0、VSn1、VSn2、VSn3以基准电压线VSn0、VSn1、VSn2、VSn3单位向多个非易失性SRAM存储器单元2一律施加0V的电压。

在该实施方式的情况下，存储器栅电压控制电路11具有连接有所有的非易失性SRAM存储器单元2共用的存储器栅极线MGL的结构，通过所述存储器栅极线MGL可向所有的非易失性SRAM存储器单元2一律施加规定电压。另外，在该实施方式的情况下，非易失性半导体存储装置1中，所有的非易失性SRAM存储器单元2共用1个漏极侧选择栅极线DGL、1个源极侧选择栅极线SGL及1个源极线SL，并且所述漏极侧选择栅极线DGL、源极侧选择栅极线SGL及源极线SL与选择栅电压和源电压控制电路12连接。选择栅电压和源电压控制电路12中漏极侧选择栅极线DGL、源极侧选择栅极线SGL及源极线SL分别可对所有的非易失性SRAM存储器单元2一律施加规定的电压。

<2.非易失性SRAM存储器单元的结构>

接着，对设置在非易失性半导体存储装置1的非易失性SRAM存储器单元2进行说明。并且，由于以矩阵状配置的非易失性SRAM存储器单元2全部具有相同的结构，因此下面仅对例如第二行第二列(第二列的互补型第一位线BLT1和互补型第二位线BLB1与第二行的字线WL1交叉位置)的非易失性SRAM存储器单元2关注而进行说明。如图2所示，非易失性SRAM存储器单元2由SRAM15和非易失存储器部16构成，具有SRAM15的第一存储节点SNT和第二存储节点SNB与非易失存储器部16连接的结构。

SRAM15包括由N型MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)晶体管构成的第一存取晶体管21a及第二存取晶体管21b、由P型MOS晶体管构成的第一负载晶体管22a及第二负载晶体管22b、由N型MOS晶体管构成的第一驱动晶体管23a及第二驱动晶体管23b，由总共六个MOS晶体管构成。

在这种情况下，SRAM15具有一方的第一负载晶体管22a的一端与第一驱动晶体管23a的一端连接的结构，在串联连接的第一负载晶体管22a与第一驱动晶体管23a之间具有第一存储节点SNT。另外，SRAM15具有另一方的第二负载晶体管22b的一端与第二驱动晶体管23b的一端连接的结构，在串联连接的第二负载晶体管22b与第二驱动晶体管23b之间具有第二存储节点SNB。并且，第一负载晶体管22a与第二负载晶体管22b的另一端与电源线VSp1连接，第一驱动晶体管23a与第二驱动晶体管23b的另一端与基准电压线VSn1连接。

第一存取晶体管21a的一端与一方的第一存储节点SNT、另一方的第二负载晶体管22b及第二驱动晶体管23b的各栅极连接，且其另一端与互补型第一位线BLT1连接。另外，第二存取晶体管21b的一端与另一方的第二存储节点SNB、一方的第一负载晶体管22a及第一驱动晶体管23a的各栅极连接，且其另一端与互补型第二位线BLB1连接。

第一存取晶体管21a和第二存取晶体管21b的各栅极与共同的字线WL1连接。第一存取晶体管21a通过互补型第一位线BLT1与字线WL1的电压差或者第一存储节点SNT与字线WL1的电压差进行导通或截止动作。另外，第二存取晶体管21b通过互补型第二位线BLB1与字线WL1的电压差或者第二存储节点SNB与字线WL1的电压差进行导通或截止动作。

对具有这种结构的SRAM15，通过后述的外部数据写入动作，将外部数据作为高水平电压和低水平电压施加到第一存储节点SNT和第二存储节点SNB，从而能够写入外部数据，并将所述外部数据可作为SRAM数据保持在第一存储节点SNT和第二存储节点SNB。

与SRAM15连接的非易失性存储器部16包括第一存储器单元17a和第二存储器单元17b，并由所述第一存储器单元17a和第二存储器单元17b构成2单元/1位的互补型单元。实际上，非易失性存储器部16中，SRAM15的一方的第一存储节点SNT与第一存储器单元17a的第一漏极侧选择晶体管18a的一端连接的同时，SRAM15的另一方的第二存储节点SNB与第二存储器单元17b的第二漏极侧选择晶体管18b的一端连接。

在此，在该实施方式的情况下，第一存储器单元17a包括作为N型MOS晶体管的第一漏极侧选择晶体管18a、作为N型MOS晶体管的第一源极侧选择晶体管20a及作为与所述第一漏极侧选择晶体管18a的另一端和第一源极侧选择晶体管20a的另一端串联连接的N型晶体管的第一存储器晶体管19a，具有由绝缘部件包围的电荷存储层设置在所述第一存储器晶体管19a的结构。

另外，同样地，第二存储器单元17b也包括作为N型MOS晶体管的第二漏极侧选择晶体管18b、作为N型MOS晶体管的第二源极侧选择晶体管20b及作为与所述第二漏极侧选择晶体管18b的另一端和第二源极侧选择晶体管20b的另一端串联连接的N型晶体管的第二存储器晶体管19b，具有由绝缘部件包围的电荷存储层设置在所述第二存储器晶体管19b的结构。

并且，该非易失存储器部16中，第一漏极侧选择晶体管18a的栅极和第二漏极侧选择晶体管18b的栅极与共同的漏极侧选择栅极线DGL连接。由此，非易失存储器部16被构成为，从漏极侧选择栅极线DGL可向第一漏极侧选择晶体管18a和第二漏极侧选择晶体管18b的各栅极施加相同的栅电压，并通过其栅极与一端的电压差，使第一漏极侧选择晶体管18a和第二漏极侧选择晶体管18分别进行导通或截止动作。

第一漏极侧选择晶体管18a通过导通动作可使在其一端上连接的SRAM15的第一存储节点SNT和在其另一端上连接的第一存储器晶体管19a的一端电连接。另外，第一漏极侧选择晶体管18a通过截止动作阻断第一存储节点SNT和第一存储器晶体管19a的电连接。

另外，同样地，第二漏极侧选择晶体管18b也通过导通动作可使在其一端上连接的SRAM15的第二存储节点SNB和在其另一端上连接的第二存储器晶体管19b的一端电连接，另外，通过截止动作阻断所述第二存储节点SNB和所述第二存储器晶体管19b的电连接。

这种非易失性SRAM存储器单元2可通过第一漏极侧选择晶体管18a和第二漏极侧选择晶体管18b阻断SRAM15与非易失存储器部16的电连接状态，因此从外部向SRAM15的外部数据写入动作时或者保持在SRAM15的SRAM数据读取动作时，通过使第一漏极侧选择晶体管18a和第二漏极侧选择晶体管18b进行截止动作，使非易失存储器部16从SRAM15电分离，从而可作为一般的SRAM15来使用。

第一源极侧选择晶体管20a和第二源极侧选择晶体管20b中各栅极与共同的源极侧选择栅极线SGL连接，从所述源极侧选择栅极线SGL向各栅极施加相同的栅电压。另外，第一源极侧选择晶体管20a和第二源极侧选择晶体管20b中一端与共同的源极线SL连接，从所述源极线SL向各一端施加相同的源电压。

这种第一源极侧选择晶体管20a通过导通动作可使在其一端上连接的源极线SL和在其另一端上连接第一存储器晶体管19a的另一端电连接。另外，第一源极侧选择晶体管20a通过截止动作阻断源极线SL和第一存储器晶体管19a的电连接。

另外，同样地，第二源极侧选择晶体管20b也通过导通动作可使在其一端上连接的源极线SL和在其另一端上连接的第二存储器晶体管19b的另一端电连接，另外，通过截止动作阻断所述源极线SL和所述第二存储器晶体管19b的电连接。

第一存储器晶体管19a和第二存储器晶体管19b中存储器栅极与存储器栅极线MGL连接，从所述存储器栅极线MGL可向存储器栅极一律施加相同的栅电压。在所述第一存储器晶体管19a和第二存储器晶体管19b中，因存储器栅极和与所述存储器相对的存储器阱之间产生大的电压差而产生量子隧道效应，从而可将存储器阱内的电荷注入到电荷存储层。

在此，图3是示出实现图2所示的非易失性SRAM存储器单元2的电路结构的布置图案的一例的示意图。在这种情况下，在非易失性SRAM存储器单元2中，例如在N型阱NW(图3中还标记为“n-well”)上形成有SRAM15的第一负载晶体管22a和第二负载晶体管22b。另外，在非易失性SRAM存储器单元2中，在与阱NW不同的导电型构成的、例如在P型存储器阱MPW(图3中还标记为“p-well”)上形成有构成非易失存储器部16的晶体管(即，第一漏极侧选择晶体管18a、第二漏极侧选择晶体管18b、第一存储器晶体管19a、第二存储器晶体管19b、第一源极侧选择晶体管20a、第二源极侧选择晶体管20b(图中未示出))。

另外，在该存储器阱MPW上除了非易失存储器部16之外，还形成有SRAM15的第一驱动晶体管23a及第二驱动晶体管23b、第一存取晶体管21a及第二存取晶体管21b。如上所述，非易失性SRAM存储器单元2中，构成SRAM15的晶体管中与非易失存储器部16相同的导电型的第一驱动晶体管23a及第二驱动晶体管23b和第一存取晶体管21a及第二存取晶体管21b形成在形成有非易失存储器16的存储器阱MPW上。因此，对于非易失性SRAM存储器单元2，在形成SRAM15时带用形成非易失存储器部16的存储器阱MPW，因此不需要另外的专门用于形成SRAM15的半导体区域，从而能够实现整体的小型化。

实际上，在阱NW上SRAM15的第一负载晶体管22a和第二负载晶体管22b向一方向并排地形成，存储器阱MPW以与所述第一负载晶体管22a和第二负载晶体管22b相邻的方式配置。在存储器阱MPW中，于相邻于阱NW的区域向一方向并排地形成SRAM15的第一驱动晶体管23a和第二驱动晶体管23b，进一步，SRAM15的第一存取晶体管21a及第二存取晶体管21b和非易失存储器部16朝向从阱MW远离的另一方向(此时与第一驱动晶体管23a和第二驱动晶体管23b并排的一方向呈垂直的另一方向)按SRAM15的另一方的第二存取晶体管21b、非易失存储器部16及SRAM15的一方的第一存取晶体管21a的顺序形成。

顺便说一下，图3中，28的点区域表示金属层，29a的斜线区域表示第一层多晶硅，29b的反斜线区域表示第二层多晶硅，31的框表示形成MOS晶体管和扩散层的活性区域，32的方形区域表示连接器。在该实施方式的情况下，阱NW的第一负载晶体管22a和第二负载晶体管22b中金属层28与电源线VSp1连接。与第一负载晶体管22a连接的另一金属层28朝向存储器阱MPW延伸，依次与形成在所述存储器阱MPW的第一驱动晶体管23a、非易失存储器部16及第一存取晶体管21a连接，并且其一部分起到第一存储节点SNT的功能。另外，同样地，与第二负载晶体管22b连接的另一金属层28朝向存储器阱MPW延伸，依次与形成在所述存储器阱MPW的第二驱动晶体管23b、第二存取晶体管21b及非易失存储器部16连接，并且其一部分起到第二存储节点SNB的功能。

在存储器阱MPW中，朝向从阱NW远离的方向，与第二存取晶体管21b、非易失存储器部16及第一存取晶体管21a的配置顺序匹配地，互补型第二位线BLB1、字线WL1、漏极侧选择栅极线DGL、存储器栅极线MGL、源极侧选择栅极线SGL、存储器栅极线MGL、漏极侧选择栅极线DGL、字线WL1及互补型第一位线BLT1依次配置。另外，存储器阱MPW中，在存储器栅极线MGL之间可具有2个源极侧选择栅极线SGL，在所述2个源极侧选择栅极线SGL之间可配置源极线SL。由于非易失性SRAM存储器单元2具有这样的配置结构，从而能够将SRAM15和非易失存储器部16配置形成为最小面积且具有良好的效率。

接着，下面对构成非易失存储器部16的第一存储器单元17a和第二存储器单元17b的侧剖面结构进行说明。并且，在此，第一存储器单元17a和第二存储器单元17b具有相同的结构，因此下面主要对其中的第二存储器单元17b进行说明。在该实施方式的情况下，如图4所示，第二存储器单元17b中，在半导体基板SS上夹着N型深阱DNW形成有P型存储器阱MPW，在所述存储器阱MPW上形成有具有N型晶体管结构的第二存储器晶体管19b、具有N型MOS晶体管结构的第二漏极侧选择晶体管18b、同样具有N型MOS晶体管结构的第二源极侧选择晶体管20b。

实际上，在存储器阱MPW的表面，位于第二漏极侧选择晶体管18b的一端的漏极区域31、位于第二源极侧选择晶体管20b的一端的源极区域34相隔规定距离而形成，在漏极区域31上连接有SRAM15的第二存储节点SNB，在源极区域34上连接有源极线SL。并且，在该实施方式的情况下，漏极区域31和源极区域34的杂质浓度被选定为1.0E20/cm³以上，另外，存储器阱MPW中，形成沟道层的表面区域(例如，距表面50nm深度的区域)的杂质浓度被选定为1.0E19/cm³，优选被选定为3.0E18/cm³。

第二存储器晶体管19b中，在漏极区域31与源极区域34之间的存储器阱MPW上，夹着由SiO₂等绝缘部件构成的下部栅极绝缘膜24a，具有例如由氮化硅(Si₃N₄)、氮氧化硅(SiON)、氧化铝(Al₂O₃)等构成的电荷存储层EC，进一步，在该电荷存储层EC上，夹着同样由绝缘部件构成的上部栅极绝缘膜24b，具有存储器栅极MG。由此，第二存储器晶体管19b具有电荷存储层EC与存储器阱MPW和存储器栅极MG之间通过下部栅极绝缘膜24a和上部栅极绝缘膜24b绝缘的结构。

第二存储器晶体管19b中，下部栅极绝缘膜24a、电荷存储层EC、上部栅极绝缘膜24b及存储器栅极MG构成存储器栅极构造体44，沿着所述存储器栅极构造体44的一方的侧壁，形成有由绝缘部件构成的侧壁隔板28a，夹着所述侧壁隔板28a邻接有第二漏极侧选择晶体管18b的漏极侧选择栅极构造体45。在这样的存储器栅极构造体44与漏极侧选择栅极构造体45之间形成的侧壁隔板28a形成为规定的膜厚，使得存储器栅极构造体44与漏极侧选择栅极构造体45之间绝缘。

在此，当存储器栅极构造体44与漏极侧选择栅极构造体45之间小于5nm时，向存储器栅极MG、漏极侧选择栅极构造体45的漏极侧选择栅极DG施加规定电压时侧壁隔板28a可能会产生耐压不良，另外，当存储器栅极构造体44与漏极侧选择栅极构造体45之间超过40nm时，存储器栅极MG与漏极侧选择栅极DG之间存储器阱MPW的阻抗上升，从而当后述的读取数据时，存储器栅极构造体44与漏极侧选择栅极构造体45之间难以产生读取电流。因此，在该实施方式的情况下，存储器栅极构造体44与漏极侧选择栅极构造体45之间的侧壁隔板28a优选地被选定为5nm以上40nm以下的宽度。

并且，漏极侧选择栅极构造体45中，在侧壁隔板28a与漏极区域31之间的存储器阱MPW上，形成由膜厚度为9nm以下、优选为4nm以下的绝缘部件构成的选择栅极绝缘膜30，连接有漏极侧选择栅极线DGL的漏极侧选择栅极DG形成在所述选择栅极绝缘膜30上。

另外，在存储器栅极构造体44的另一侧壁上也形成由绝缘部件构成的侧壁隔板28b，夹着所述侧壁隔板28b邻接有第二源极侧选择晶体管20b的源极侧选择栅极构造体46。在这种存储器栅极构造体44与源极侧选择栅极构造体46之间形成的侧壁隔板28b也形成为与一方的侧壁隔板28a相同的膜厚度，使得存储器栅极构造体44与源极侧选择栅极构造体46之间绝缘。

在此，当存储器栅极构造体44与源极侧选择栅极构造体46之间小于5nm时，向存储器栅极MG、源极侧选择栅极构造体46的源极侧选择栅极SG施加规定电压时侧壁隔板28b可能会产生耐压不良，另外，当存储器栅极构造体44与源极侧选择栅极构造体46之间超过40nm时，存储器栅极MG与源极侧选择栅极SG之间存储器阱MPW的阻抗上升，从而当后述的读取数据时，存储器栅极构造体44与源极侧选择栅极构造体46之间难以产生读取电流。因此，在该实施方式的情况下，存储器栅极构造体44与源极侧选择栅极构造体46之间的侧壁隔板28b优选地被选定为5nm以上40nm以下的宽度。

并且，源极侧选择栅极构造体46中，也在侧壁隔板28b与源极区域34之间的存储器阱MPW上，形成由膜厚度为9nm以下、优选为4nm以下的绝缘部件构成的选择栅极绝缘膜33，连接有源极侧选择栅极线SGL连接的源极侧选择栅极SG形成在所述选择栅极绝缘膜33上。

顺便说一下，在该实施方式的情况下，夹着侧壁隔板28a、28b沿着存储器栅极MG的侧壁所形成的漏极侧选择栅极DG和源极侧选择栅极SG分别形成为随着远离存储器栅极MG其顶部朝向存储器阱MPW下降的侧壁形状。

在此，图5分别示出非易失性SRAM存储器单元2中，在执行将SRAM15的SRAM数据写入非易失存储器部16的程序动作时(图5中标记为“程序(sram to flash)”)、在执行非易失存储器部16的数据擦除动作时(图5中标记为“擦除(reset data in flash)”)、在执行从外部向SRAM15写入外部数据的外部数据写入动作时(图5中标记为“写入(external data to sram)”)、在执行从SRAM15读取SRAM数据的读取动作时(图5中标记为“读取(output sram data)”)的各部位的电压值的一例。并且，图5中，在可设定为任意电压值的部位上标记有“Don`t care”。下面，对所述外部数据写入动作、读取动作、程序动作、数据擦除动作进行说明，并且进一步对将保持在非易失存储器部16的存储器数据写入SRAM15的存储器数据写入动作进行说明。

(3)向SRAM写入外部数据的外部数据写入动作

首先，下面对图2所示的SRAM15的外部数据写入动作进行说明。从外部向SRAM15的外部数据的写入动作是，向字线WL1施加规定的电源电压VDD(例如，1.5V以下)，使与字线WL1连接的第一存取晶体管21a和第二存取晶体管21b全部进行导通动作。另外，此时，向电源线VSp1也施加电源电压VDD，基准电压线VSn1接地。在此，图2所示的SRAM15中，例如向一方的互补型第一位线BLT1施加电源电压VDD时，向另一方的互补型第二位线BLB1可施加0V。

由此，一方的第一负载晶体管22a和第一驱动晶体管23a中，通过另一方的第二存取晶体管21b，互补性第二位线BLB1与各栅极电连接，从而向各栅极施加互补型第二位线BLB1的0V。结果，第一负载晶体管22a进行导通动作，第一驱动晶体管23a进行截止动作。因此，所述第一负载晶体管22a与第一驱动晶体管23a之间的第一存储节点SNT通过第一负载晶体管22a与电源线VSp1电连接，通过电源线VSp1上施加的电源电压VDD而电压成为高(“1”)水平。

此时，另一方的第二负载晶体管22b和第二驱动晶体管23b中，通过一方的第一存取晶体管21a，互补性第一位线BLT1与各栅极电连接，从而向各栅极施加电压VDD-Vt(Vt为第一存取晶体管21a的阈值电压)。此时，第一存储节点SNT的电位成为如上所述的电源电压VDD，因此最终存取晶体管21a进行截止动作。结果，第二负载晶体管22b进行截止动作，第二驱动晶体管23b进行导通动作。因此，所述第二负载晶体管22b与第二驱动晶体管23b之间的第二存储节点SNB通过第二驱动晶体管23b与基准电压线VSn1电连接，通过基准电压线VSn1，电压成为低(“0”)水平。

由此，SRAM15成为第一存储节点SNT和第二存储节点SNB上写入外部数据，将所述外部数据作为SRAM数据保持在第一存储节点SNT和第二存储节点SNB的状态。并且，此时，非易失存储器部16中，第一漏极侧选择晶体管18a和第二漏极侧选择晶体管18b进行截止动作，SRAM15的第一存储节点SNT和第二存储节点SNB的电连接被阻断，仅使SRAM15进行动作。

顺便说一下，不向SRAM15写入外部数据的情况下，向字线WL1施加0V，使第一存取晶体管21a和第二存取晶体管21b进行截止动作。由此，SRAM15中，互补型第一位线BLT1与互补型第二位线BLB1之间的电连接被阻断，从而能够防止外部数据写入SRAM15。

(4)从SRAM读取SRAM数据的读取动作

接着，对读取保持在SRAM15中的SRAM数据的读取动作进行说明。读取SRAM15的SRAM数据时，向字线WL1上施加电源电压VDD，使与字线WL1连接的第一存取晶体管21a和第二存取晶体管21b两个都进行导通动作。由此，非易失性SRAM存储器单元2中，通过互补型第一位线BLT1读取一方的第一存储节点SNT的电压的同时，通过互补型第二位线BLB1读取另一方的第二存储节点SNB的电压，从而通过与互补型第一位线BLT1和互补型第二位线BLB1连接的读出放大器和数据输入电路9b(图1)，将保持在第一存储节点SNT和第二存储节点SNB的SRAM数据判定为低(“0”)水平、高(“1”)水平的电压。

顺便说一下，在不读取保持在SRAM15中的SRAM数据的情况下，向字线WL1施加0V，使第一存取晶体管21a和第二存取晶体管21b进行截止动作。由此，SRAM15中互补型第一位线BLT1和互补型第二位线BLB1之间的电连接被阻断，由此可防止SRAM数据的读取。

(5)向非易失存储器部写入SRAM的SRAM数据的程序动作

本发明中，可利用量子隧道效应的原理，将上述的保持在SRAM15中的SRAM数据写入非易失存储器部16。并且，在该实施方式的情况下，非易失性半导体存储装置1中，各非易失性SRAM存储器单元2共用相同的存储器栅极线MGL，并通过所述存储器栅极线MGL向所有的非易失性SRAM存储器单元2统一施加相同的电荷存储栅电压，使得在所有的非易失性存储器单元2中将SRAM15的SRAM数据统一写入对应的非易失存储器部16。

此时，本发明的非易失性存储器单元2中，根据SRAM15的第一存储节点SNT和第二存储节点SNB的低(“0”)水平或者高(“1”)水平的电压状态，将电荷注入到非易失存储器部16的第一存储器单元17a和第二存储器单元17b中的任意一方的电荷存储层EC的同时，阻止电荷注入到其余的另一方的电荷存储层EC，从而将SRAM数据作为存储器数据非易失性地保持。

在这种情况下，本发明的非易失性SRAM存储器单元2中，作为非易失存储器部16的第一存储器单元17a或者第二存储器单元17b中阻止电荷注入到电荷存储层EC的方法，有后述的“(5-1)不形成沟道层而阻止向电荷存储层的电荷注入的情况”、“(5-2)形成沟道层而阻止电荷注入到电荷存储层的的情况”的两种方式的方法。因此，下面依次说明“(5-1)不形成沟道层而阻止向电荷存储层的电荷注入的情况”、“(5-2)形成沟道层而阻止电荷注入到电荷存储层的的情况”。

并且，根据“(5-1)不形成沟道层而阻止向电荷存储层的电荷注入的情况”、“(5-2)形成沟道层而阻止电荷注入到电荷存储层的的情况”执行程序动作时，优选根据后述的“(6)非易失存储器部的存储器数据的擦除动作”擦除已经写入非易失存储器部16中的存储器数据。

(5-1)不形成沟道层而阻止向电荷存储层的电荷注入的情况

(5-1-1)关于程序动作之前执行的载体排除动作

在这种情况下，非易失性SRAM存储器单元2中，在利用量子隧道效应的原理，执行将保持在SRAM15中的SRAM数据写入非易失存储器部16的程序动作之前，预先执行载体排除动作。作为载体排除动作，本发明的非易失性SRAM存储器单元2中，从第一存储器单元17a和第二存储器单元17b的与各存储器栅极MG相对的存储器阱MPW上形成沟道层的载体所存在的区域(以下，称为沟道层形成载体区域)，预先排除所述载体。

由此，第一存储器单元17a和第二存储器单元17b中，被阻止电荷注入到电荷存储层EC的一侧的第一存储器单元17a或者第二存储器单元17b中，在执行后述的程序动作时，在与存储器栅极MG相对的区域的存储器阱MPW上不形成沟道层，而是形成耗尽层(后述)。

如图2和图5所示，非易失性SRAM存储器单元2中，向漏极侧选择栅极线DGL施加0V，向第一存储器单元17a的第一漏极侧选择晶体管18a和第二存储器单元17b的第二漏极侧选择晶体管18b的各漏极侧选择栅极DG，通过所述漏极侧栅极线DGL施加0V的截止电压。由此，非易失存储器部16中，第一存储器单元17a的第一漏极侧选择晶体管18a进行截止动作的同时，第二存储器单元17b的第二漏极侧选择晶体管18b也进行截止动作，通过第一漏极侧选择晶体管18a，SRAM15的第一存储节点SNT和第一存储器单元17a之间的电连接被阻断，且通过第二漏极侧选择晶体管18b，SRAM15的第二存储节点SNB和第二存储器单元17b之间的电连接也被阻断。

另外，此时，非易失性SRAM存储器单元2中，向源极侧选择栅极线SGL施加电源电压VDD的导通电压的同时，向源极线SL施加0V。由此，第一源极侧选择晶体管20a和第二源极侧选择晶体管20b通过与源极侧选择栅极线SGL连接的源极侧选择栅极SG和与源极线SL连接的一端的电压差进行导通动作。

因此，第一存储器单元17a和第二存储器单元17b中，第一源极侧选择晶体管20a和第二源极侧选择晶体管20b的与各源极侧选择栅极DG相对的存储器阱MPW表面成为导通状态，与源极线SL连接的源极区域34和与存储器栅极构造体44相对的存储器阱MPW的沟道层形成载体区域之间电连接。

进一步，此时，第一存储器单元17a和第二存储器单元17b中，向存储器阱MPW施加与源极线SL相同的0V的基板电压的同时，从存储器栅极线MGL向第一存储器晶体管19a和第二存储器晶体管19b的各存储器栅极MG施加-2V的载体排除电压。在此，以第一存储器晶体管19a和第二存储器晶体管19b的与各存储器栅极MG相对的存储器阱MPW中形成沟道层的阈值电压Vth规定为基准，向存储器栅极MG施加的载体排除电压选定为低于所述阈值电压的低电压值。

由此，第一存储器单元17a和第二存储器单元17b中，通过向各存储器栅极MG施加的载体排除电压，将在沟道层形成载体区域诱发的载体(此时为电子)从所述沟道层形成载体区域引导至源极区域34，从所述沟道层形成载体区域排除载体。

并且，在该实施方式的情况下，第一存储器单元17a和第二存储器单元17b中，存储器栅极构造体44形成在P型存储器阱MPW上，形成N型MOS晶体管结构，因此从沟道层形成载体区域驱除载体的载体排除电压被选定为例如-2.0V。由此，第一存储器单元17a和第二存储器单元17b中，即使第一存储器晶体管19a和第二存储器晶体管19b的各阈值电压达到-1.5V，通过从存储器栅极MG施加的载体排除电压，将沟道层形成载体区域内的载体引导至与所述沟道层形成载体区域导通连接的源极区域34，从沟道层形成载体区域驱除载体，从而使其成为不形成沟道层的状态。

并且，在电荷存储层EC中存储有电荷的情况和电荷存储层EC中没有存储有电荷的情况下，存储器栅极构造体44的阈值电压不同。在这种情况下，在执行载体排除动作之前，执行预先擦除非易失性SRAM存储器单元2的非易失存储器部16的存储器数据的擦除动作，因此，以擦除动作后的阈值电压为基准，载体排除电压优选被选定为低于所述阈值电压。

因此，第一存储器单元17a和第二存储器单元17b中，低于第一存储器晶体管19a和第二存储器晶体管19b的阈值电压的载体排除电压被施加到第一存储器晶体管19a和第二存储器晶体管19b的各存储器栅极MG，因此即使第一存储器晶体管19a或者第二存储器晶体管19b为耗尽状态，也能够将在存储器栅极构造体44的正下方的存储器阱MPW的沟道层形成载体区域诱发的载体从所述沟道层形成载体区域排除，从而使其成为不形成沟道层，而形成不存在载体的耗尽层的状态。

(5-1-2)关于载体排除动作之后的程序动作

非易失性SRAM存储器的有2中，通过上述的载体排除动作，从位于第一存储器单元17a和第二存储器单元17b的各存储器栅极构造体44正下方的存储器阱MPW的沟道层形成载体区域排除载体后，根据SRAM15的第一存储节点SNT第二存储节点SNB的低(“0”)水平或者高(“1”)水平电压状态，仅向非易失存储器部16的第一存储器单元17a和第二存储器单元17b中的任意一方的电荷存储层EC注入电荷，阻止电荷注入到另一方的电荷存储层EC，从而将SRAM15的SRAM数据写入非易失存储器部16。

并且，在此，对于例如SRAM15中一方的第一存储节点SNT的电压成为高水平(电源电压VDD)的状态，另一方的第二存储节点SNB的电压成为低水平(0V)的状态，下面进行说明。

在这种情况下，非易失性SRAM存储器单元2中，如图5的“程序(sram to flash)”的栏所示，向字线WL1施加0V，SRAM15的第一存取晶体管21a和第二存取晶体管21b进行截止动作，从而互补型第一位线BLT1与SRAM15的电连接和互补型第二位线BLB1与SRAM15的电连接被阻断。

另外，此时，非易失性SRAM存储器单元2中，例如可向存储器栅极线MGL施加12V的电荷存储栅电压，向漏极侧选择栅极线DGL施加电源电压VDD的电压，向源极侧选择栅极线SGL和源极线SL分别施加0V的电压。由此，非易失存储器部16的第一源极侧选择晶体管20a和第二源极侧选择晶体管20b中，由于从源极侧选择栅极线SGL向各栅极被施加0V，从源极线SL向一端施加0V，从而通过栅极与一端之间的电压差进行截止动作。因此，非易失存储器部16中，通过第一源极侧选择晶体管20a，第一存储器晶体管19a与源极线SL之间的电连接被阻断，且通过第二源极侧选择晶体管20b，第二存储器晶体管19b与源极线SL之间的电连接被阻断。

另外，此时，非易失存储器部16中，电压低的低水平(0V)状态(此时为没有写入数据的状态)的另一方的第二存储节点SNB与另一方的第二存储器单元17b的第二漏极侧选择晶体管18b的一端电连接，从而第二漏极侧选择晶体管18b的一端成为与第二存储节点SBN相同的低水平电压。

由此，第二漏极侧选择晶体管18b通过栅极与一端之间的电压差进行导通动作。因此，第二存储器晶体管19b中，与存储器栅极MG相对的存储器阱MPW通过第二漏极侧选择晶体管18b成为与第二存储节点SNB相同的低水平电压，因此施加12V的电荷存储栅电压的存储器栅极MG与所述存储器阱MPW之间的电压差增大，结果产生量子隧道效应而电荷注入到电荷存储层EC。

另外，此时，非易失存储器部16中，电压高的高水平(电源电压VDD)状态(此时为写入数据的状态)的一方的第一存储节点SNT与一方的第一存储器单元17a的第一漏极侧选择晶体管18a的一端电连接，因此第一漏极侧选择晶体管18a的一端成为与第一存储节点SNT相同的高水平(电源电压VDD)电压。由此，第一漏极侧选择晶体管18a由于从漏极侧选择栅极线DGL向栅极施加电源电压VDD而虽然与第一存储器晶体管19a侧连接的另一端被充电至电压VDD-Vta(Vta为第一漏极侧选择晶体管18a的阈值电压)，但是由于第一源极侧选择晶体管20a进行截止动作，因此即使发生充电动作，之后会变成截止动作。因此，在这种情况下，可以考虑为第一漏极侧选择晶体管18a实际上进行截止动作。

此时，第一存储器单元17a中，通过载体排除动作，成为第一存储器晶体管19a的存储器阱MPW的沟道层形成载体区域内预先不存在载体的状态，在该状态下第一漏极侧选择晶体管18a和第一源极侧选择晶体管20a进行截止动作，从而如图6A所示，存储器栅极构造体44正下方的存储器阱MPW上不形成沟道层，而形成不存在电荷的耗尽层D。

在此，第一存储器单元17a的存储器栅极MG与存储器阱MPW的表面之间的电压差Vono可以通过下述式求出。其中，q表示元电荷量，Na表示存储器阱MPW的受体浓度，Cono表示上部栅极绝缘膜24b、电荷存储层EC及下部栅极绝缘膜24a的3层的电容(以下，称为存储器栅电容)。另外，ε₁表示形成存储器阱MPW的部件(在该实施方式中为硅)的相对介电常数，ε₀表示真空介电常数，Vfb表示平带电压。

[数1]

在该实施方式的情况下，当Vfb为0V，Vg为12V、Na为2.0E17/cm³、上部栅极绝缘膜24b的膜厚度为2nm、电荷存储层EC的膜厚度为12nm、下部栅极绝缘膜24a的膜厚度为2nm时，存储器栅极MG与存储器阱MPW表面之间的电压差Vono约为3.5V。

由此，第一存储器单元17a的存储器栅极构造体44中，即使向存储器栅极MG施加12V的电荷存储栅电压，存储器栅极MG与存储器阱MPW表面之间的电压差Vono约为2V，存储器栅极MG与存储器阱MPW表面上并不产生量子隧道效应的产生所需的大的电压差，从而阻止电荷注入到电荷存储层EC。

进一步，第一存储器单元17a中，存储器栅极构造体44与漏极侧选择栅极构造体45之间的存储器阱MPW区域，不形成杂质浓度高的杂质扩散区域，从而在存储器栅极构造体44与漏极侧选择栅极构造体45之间的存储器阱MPW上可靠地形成耗尽层D，并通过所述耗尽层D，可阻止存储器栅极构造体44正下方的存储器阱MPW表面的电位到达选择栅极绝缘膜30。

由此，漏极侧选择栅极构造体45中，即使与从SRAM15向漏极区域31施加的低电压的电压值匹配地将选择栅极绝缘膜30的膜厚度形成得薄，由于存储器栅极构造体44正下方的存储器阱MPW表面的电位被耗尽层D阻断，从而能够防止基于所述存储器阱MPW表面的电位的选择栅极绝缘膜30的绝缘破坏。

另外，进一步，存储器栅极构造体44与源极侧选择栅极构造体46之间的存储器阱MPW区域，也不形成杂质浓度高的杂质扩散区域，从而在存储器栅极构造体44与源极侧选择栅极构造体46之间的存储器阱MPW上可靠地形成耗尽层D，并通过所述耗尽层D，可阻止存储器栅极构造体44正下方的存储器阱MPW表面的电位到达选择栅极绝缘膜33。

由此，源极侧选择栅极构造体46中，即使与从源极线SL向源极区域34施加的低电压的源电压匹配地将选择栅极绝缘膜33的膜厚度形成得薄，由于存储器栅极构造体44正下方的存储器阱MPW表面的电位被耗尽层D阻断，从而也能够防止基于所述存储器阱MPW表面的电位的选择栅极绝缘膜33的绝缘破坏。

因此，非易失性SRAM存储器单元2中，根据SRAM15的第一存储节点SNT和第二存储节点SNB的低(“0”)水平或者高(“1”)水平电压状态，仅向非易失存储器部16的第一存储器单元17a或者第二存储器单元17b中的任意一方的电荷存储层EC注入电荷，阻止电荷注入到另一方的电荷存储层EC，能够将保持在SRAM15的SRAM数据写入非易失存储器部16，从而将所述SRAM数据作为存储器数据非易失性地保持。

(5-2)形成沟道层而阻止电荷注入到电荷存储层的的情况

接着，下面对与上述的“(5-1)不形成沟道层而阻止向电荷存储层的电荷注入的情况”不同的另一实施方式的程序动作进行说明。在该实施方式的情况下，非易失性SRAM存储器单元2中，在第一存储器单元17a和第二存储器单元17b中开始程序动作的时点，存储器栅极构造体44正下方的存储器阱MPW的电位有可能根据第一存储器晶体管19a和第二存储器晶体管19b的各电荷存储层EC的电荷的存储状态发生变化。因此，在此，在程序动作之前，优选执行沟道电位调整动作，例如向源极线SL施加0V的源电压，向源极侧选择栅极线SGL和存储器栅极线MGL分别施加电源电压VDD，使得第一存储器晶体管19a和第二存储器晶体管19b的沟道电位与源极线SL的电位一致。

非易失性SRAM存储器单元2中，使第一存储器晶体管19a和第二存储器晶体管19b的沟道电位与源极线SL的电位一致后，将第一源极侧选择晶体管20a和第二源极侧选择晶体管20b的各源极侧选择栅极SG返回到0V的栅截止电压后再转到程序动作。并且，如上所述使第一存储器晶体管19a和第二存储器晶体管19b的沟道电位与源极线SL的电位一致时，成为所述第一存储器晶体管19a和第二存储器晶体管19b所形成的存储器阱MPW的沟道层形成载体区域内存在载体的状态。

接着，下面对例如SRAM15中一方的第一存储节点SNT成为电压高的高水平(电源电压VDD)状态，另一方的第二存储节点SNB成为电压低的低水平(0V)状态下，将SRAM15的SRAM数据写入非易失存储器部16的程序动作进行说明。

在这种情况下，非易失性SRAM存储器单元2中，如图5的“程序(从sram to flash)”的栏所示，向字线WL1施加0V，SRAM15的第一存取晶体管21a和第二存取晶体管21b进行截止动作，从而互补型第一位线BLT1与SRAM15的电连接和互补型第二位线BLB1与SRAM15的电连接被阻断。

另外，此时，非易失性SRAM存储器单元2中，例如向存储器栅极线MGL施加12V的电荷存储栅电压，向漏极侧选择栅极线DGL施加电源电压VDD的电压，向源极侧选择栅极线SGL和源极线SL分别施加0V的电压。由此，非易失存储器部16的第一源极侧选择晶体管20a和第二源极侧选择晶体管20b，由于从源极侧选择栅极线SGL向各栅极施加0V，从源极线SL向一端施加0V，从而通过栅极与一端之间的电压差进行截止动作。因此，非易失存储器部16中，通过第一源极侧选择晶体管20a，第一存储器晶体管19a与源极线SL之间的电连接被阻断，且通过第二源极侧选择晶体管20b，第二存储器晶体管19b与源极线SL之间的电连接被阻断。

另外，此时，非易失存储器部16中，电压低的低水平(0V)状态(此时为没有写入数据的状态)的另一方的第二存储节点SNB与另一方的第二存储器单元17b的第二漏极侧选择晶体管18b的一端电连接，从而第二漏极侧选择晶体管18b的一端成为与第二存储节点SBN相同的低水平电压。

由此，第二漏极侧选择晶体管18b通过栅极与一端之间的电压差进行导通动作。因此，第二存储器晶体管19b中，与存储器栅极MG相对的存储器阱MPW通过第二漏极侧选择晶体管18b成为与第二存储节点SNB相同的低水平电压，因此施加12V的电荷存储栅电压的存储器栅极MG与所述存储器阱MPW之间的电压差增大，结果产生量子隧道效应而电荷注入到电荷存储层EC。

另外，此时，非易失存储器部16中，电压高的高水平(电源电压VDD)状态(此时为写入数据的状态)的一方的第一存储节点SNT与一方的第一存储器单元17a的第一漏极侧选择晶体管18a的一端电连接，从而第一漏极侧选择晶体管18a的一端成为与第一存储节点SNT相同的高水平(电源电压VDD)电压。由此，第一漏极侧选择晶体管18a由于从漏极侧选择栅极线DGL向栅极施加电源电压VDD而虽然与第一存储器晶体管19a侧连接的另一端可被充电至电压VDD-Vta(Vta为第一漏极侧选择晶体管18a的阈值电压)，但是由于第一源极侧选择晶体管20a进行截止动作，因此即使发生充电动作，之后也会成为截止动作。因此，在这种情况下，可以考虑为第一漏极侧选择晶体管18a实际上进行截止动作。

此时，第一存储器单元17a中，通过沟道电位调整动作，成为第一存储器晶体管19a的存储器阱MPW的沟道层形成载体区域内存在载体的状态，由此在该状态下第一漏极侧选择晶体管18a和第一源极侧选择晶体管20a进行截止动作，从而如图6B所示，成为通过施加于存储器栅极MG的电荷存储栅电压，形成在存储器阱MPW表面的沟道层CH阻断漏极区域31和源极区域34之间的电连接的状态，在所述沟道层CH的周围可形成耗尽层D。

在此，对于上部栅极绝缘膜24b、电荷存储层EC及下部栅极绝缘膜24a的3层的结构所得到的电容(以下，称为栅极绝缘膜容量)C2和形成在存储器阱MPW内且包围沟道层CH的耗尽层D的电容(以下，称为耗尽层电容)C1，栅极绝缘膜电容C2和耗尽层电容C1可视为串联连接的结构，例如假设栅极绝缘膜电容C2为耗尽层电容C1的三倍时，形成在存储器阱MPW表面的沟道层CH沟道电位Vch可通过下述式求出。

[数2]

因此，在该实施方式的情况下，存储器阱MPW的基板电压CV为0V，存储器栅极MG的存储器栅电压MV为12V，从而沟道电位Vch成为9V。

由此，第一存储器晶体管19a的存储器栅极构造体44中，即使向存储器栅极MG施加12V的电荷存储栅电压，在存储器阱MPW中被耗尽层D包围的沟道层CH的沟道电位Vch成为9V，从而存储器栅极MG与沟道层CH之间的电压差变小而成为3V，结果不会产生量子隧道效应，可阻止电荷注入到电荷存储层EC。

进一步，第一存储器单元17a中，在存储器栅极构造体44与漏极侧选择栅极构造体45之间的存储器阱MPW区域，不形成杂质浓度高的杂质扩散区域，从而在存储器阱MPW表面周围形成的沟道层CH的周围能够可靠地形成耗尽层D，并通过所述耗尽层D，可阻止沟道电位Vch从沟道层CH到达漏极侧选择栅极构造体45的选择栅极绝缘膜30。

由此，漏极侧选择栅极构造体45中，即使与从SRAM15向漏极区域31施加的低电压的电压匹配地将选择栅极绝缘膜30的膜厚度形成得薄，由于沟道层CH的沟道电位Vch被耗尽层D阻断，从而能够防止基于沟道电位Vch的选择栅极绝缘膜30的绝缘破坏。

另外，进一步，在存储器栅极构造体44与源极侧选择栅极构造体46之间的存储器阱MPW区域，也不形成杂质浓度高的杂质扩散区域，从而在存储器阱MPW表面周围形成的沟道层CH的周围能够可靠地形成耗尽层D，并通过所述耗尽层D，从而能够阻止沟道电位从沟道层CH到达源极侧选择栅极构造体46的选择栅极绝缘膜33。

由此，源极侧选择栅极构造体46中，即使与从源极线SL向源极区域34施加的低电压的源电压匹配地将选择栅极绝缘膜33的膜厚度形成得薄，由于沟道层CH的沟道电位Vch被耗尽层D阻断，从而能够防止基于沟道电位Vch的选择栅极绝缘膜33的绝缘破坏。

因此，非易失性SRAM存储器单元2中，根据SRAM15的第一存储节点SNT和第二存储节点SNB的低(“0”)水平或者高(“1”)水平电压状态，仅向非易失存储器部16的第一存储器单元17a和第二存储器单元17b中的任意一方的电荷存储层EC注入电荷，阻止电荷注入到另一方的电荷存储层EC，能够将保持在SRAM15的SRAM数据写入非易失存储器部16，从而将所述SRAM数据作为存储器数据非易失性地保持。

(6)非易失存储器部的存储器数据的擦除动作

接着，下面对擦除保持在非易失存储器部16的存储器数据的擦除动作进行说明。非易失存储器部16的存储器数据的擦除动作可以有多种，例如可以利用量子隧道效应，从第一存储器基体19a和第二存储器晶体管19b的电荷存储层EC内抽出电荷来进行。

图5的“擦除(reset data in flash)”所示的电压值表示通过量子隧道效应从电荷存储层EC抽出电荷时的各部位的电压值。在这种情况下，非易失性SRAM存储器单元2中，向字线WL1施加0V，使SRAM15的第一存取晶体管21a和第二存取晶体管21b进行截止动作，通过第一存取晶体管21a阻断互补型第一位线BLT1与SRAM15之间的电连接的同时，通过第二存取晶体管21b阻断互补型第二位线BLB1与SRAM15之间的电连接。

另外，非易失性SRAM存储器单元2中，向漏极侧选择栅极线DGL施加0V，使第一漏极侧选择晶体管18a和第二漏极侧选择晶体管18b进行截止动作，通过第一漏极侧选择晶体管18a阻断SRAM15的第一存储节点SNT与第一存储器单元17a之间的电连接，且通过第二漏极侧选择晶体管18b阻断SRAM15的第二存储节点SNB与第二存储器单元17b之间的电连接。

另外，此时，非易失性SRAM存储器单元2中，向源极线SL和源极侧选择栅极线SGL分别施加0V，使第一源极侧选择晶体管20a和第二源极侧选择晶体管20b进行截止动作。进一步，此时，非易失性SRAM存储器单元2中，从存储器栅极线MGL向第一存储器晶体管19a和第二存储器晶体管19b的各存储器栅极MG施加-12V的存储器栅电压。因此，非易失存储器部16中，从第一存储器晶体管19a和第二存储器晶体管19b的各电荷存储层EC向0V的存储器阱MPW抽出电荷存储层EC内的电荷，从而擦除数据。

(7)将非易失存储器部的存储槽数据写入SRAM的存储器数据写入动作

接着，下面对将保持在非易失存储器部16的存储器数据写入SRAM15的存储器数据写入动作进行说明。在此，例如初始向SRAM15的第一存储节点SNT施加低水平电压、向第二存储节点SNB施加高水平电压的情况下，将该SRAM数据写入非易失存储器部16后，再次从所述非易失存储器部16将存储器数据按原样写入SRAM15时，在SRAM15的第一存储节点SNT施加有与初始的状态不同的高水平电压，在第二存储节点SNB也施加有与初始的状态不同的低水平电压。因此，在该状态下，SRAM15中会保持与初期的SRAM数据相反的高水平和低水平电压的数据。

因此，非易失性SRAM存储器单元2的存储器数据写入动作中，将非易失存储器部16的存储器数据写入SRAM15后，将通过所述存储器数据的写入而保持在SRAM15的SRAM数据通过互补型第一位线BLT1和互补型第二位线BLB1，通过位信息反转电路4(图1)读取，将通过所述位信息反转电路4使SRAM数据进行逻辑反转的反转数据写入SRAM15。由此，SRAM15中，与初期状态相同地，可向第一存储节点SNT施加低水平电压，可向第二存储节点SNB施加高水平电压。

实际上，作为这样的处理，首先向字线WL1施加0V，使SRAM15的第一存取晶体管21a和第二存取晶体管21b进行截止动作，阻断互补型第一位线BLT1与SRAM15之间的电连接的同时，阻断互补型第二位线BLB1与SRAM15之间的电连接。另外，非易失性SRAM存储器单元2中，通过使电源线Vsp1为0V，将第一存储节点SNT和第二存储节点SNB的电位抑制在0V附近，使得之后的锁存动作变得容易。

在该状态下，非易失性SRAM存储器单元2中，例如向漏极侧选择栅极线DGL、源极侧选择栅极线SGL及存储器栅极线MGL分别施加电源电压VDD，向源极线SL施加0V。由此，SRAM15中，第二存储节点SNB例如通过非写入侧(阈值电压Vth﹤0V侧)的第二存储器单元17b与源极线SL连接，第二存储节点SNB通过0V的源极线SL成为低水平(0V：数据＝0)。然后，通过使电源线VSp1达到电源电压VDD，并锁存SRAM15，第一存储节点SNT成为高水平电压，第二存储节点SNB成为低水平电压。

由此，在向非易失存储器部16写入SRAM数据之前，SRAM15的第一存储节点SNT上施加有低水平电压(0V：数据＝0)，但是可通过将保持在非易失存储器部16的存储器数据写入SRAM15，数据反转而施加高水平电压(VDD：数据＝1)。另外，在向非易失存储器部16写入SRAM数据之前，SRAM15的第二存储节点SNB上施加有高水平电压(VDD：数据＝1)，但是可通过将保持在非易失存储器部16的存储器数据写入SRAM15，数据反转而施加低水平电压(0V：数据＝0)。

因此，非易失性SRAM存储器单元2中，通过第一漏极侧选择晶体管18a和第二漏极侧选择晶体管18b阻断SRAM15与非易失存储器部16之间的电连接的状态下，使SRAM15的第一存取晶体管21a和第二存取晶体管21b进行导通动作，将SRAM15的第一存储节点SNT和第二存储节点SNB的电压通过互补型第一位线BLT1和互补型第二位线BLB1输送到位信息反转电路4(图1)。

由此，位信息反转电路4产生将通过存储器数据的写入而保持在SRAM15的SRAM数据进行逻辑反转的反转数据(高水平电压和低水平电压)，并将所述反转数据可通过互补型第一位线BLT1和互补型第二位线BLB1施加到SRAM15。因此，第一存储节点SNT上施加有低水平电压的同时，在第二存储节点SNB施加有高水平电压，可成为与向非易失存储器部16写入SRAM数据之前相同的状态。

另外，在上述的实施方式中，对将非易失存储器部16的存储器数据写入SRAM15后，将保持在SRAM15的SRAM数据的电压状态进行逻辑反转，SRAM15的第一存储节点SNT和第二存储节点SNB的电压状态成为与将SRAM数据写入非易失存储器部16之前相同的情况进行了说明，但是本发明并不限定于此，例如也可以在将SRAM数据写入非易失存储器部16之前，将SRAM15的SRAM数据的电压状态进行反转，并将进行反转的反转SRAM数据写入非易失存储器部16。

在这种情况下，位信息反转电路4中，将进行SRAM15的SRAM数据写入非易失存储器部16的程序动作时，通过互补型第一位线BLT1和互补型第二位线BLB1检测第一存储节点SNT和第二存储节点SNB的电压，然后向施加有高水平电压的一方的第一存储节点SNT或者所述第二存储节点SNB施加逻辑反转的低水平电压的同时，向施加有低水平电压的另一方的第二存储节点SNB或者第一存储节点SNT施加逻辑反转的高水平电压，从而将预先反转的反转SRAM数据保持在SRAM15。

并且，非易失性SRAM存储器单元2中，通过将SRAM15的反转SRAM数据写入非易失存储器部16，将反转SRAM数据作为存储器数据保持在非易失存储器部16，然后将非易失存储器部16的存储器数据写入SRAM15。

由此，例如在写入反转SRAM数据之前施加有低水平电压(0V：数据＝0)的SRAM15的第一存储节点SNT，通过将保持在非易失存储器部16的存储器数据写入SRAM15，施加与写入反转SRAM数据之前相同的低水平电压(0V：数据＝0)。另外，在写入反转SRAM数据之前施加有高水平电压(电源电压VDD：数据＝1)的SRAM15的第二存储节点SNB，通过将保持在非易失存储器部16的存储器数据写入SRAM15，施加与写入反转SRAM数据之前相同的高水平电压(电源电压VDD：数据＝1)。

由此，非易失性SRAM存储器单元2中，可通过将保持在非易失存储器部16的存储器数据写入SRAM15，向第一存储节点SNT和第二存储节点SNB分别施加与写入反转SRAM数据之前保持在SRAM15的SRAM数据相同的高水平电压和低水平电。

(8)作用及效果

根据以上的结构，本发明的非易失性半导体存储装置1中，设置SRAM15和非易失存储器部16连接的非易失性SRAM存储器单元2。SRAM15中，在一端相互连接的一方的第一负载晶体管22a与第一驱动晶体管23a之间具有第一存储节点SNT的同时，在一端相互连接的另一方的第二负载晶体管22b与第二驱动晶体管23b之间具有第二存储节点SNB，第一负载晶体管22a和第二负载晶体管22b的另一端与电源线VSp1连接，第一驱动晶体管23a和第二驱动晶体管23b的另一端与基准电压线VSn1连接。

另外，SRAM15中，具有第一存取晶体管21a，其一端与另一方的第二负载晶体管22b及第二驱动晶体管23b的栅极和一方的第一存储节点SNT连接的同时，另一端与互补型第一位线BLT1连接，栅极与字线WL1连接。进一步，SRAM15中，具有第二存取晶体管21b，其一端与一方的第一负载晶体管22a及第一驱动晶体管23a的栅极和另一方的第二存储节点SNB连接的同时，另一端与互补型第二位线BLB1连接，栅极与字线WL1连接。

另外，非易失存储器部16包括：第一存储器单元17a，第一存储器单元17a具有在第一漏极侧选择晶体管18a与第一源极侧选择晶体管20a之间串联连接的第一存储器晶体管19a，并在所述第一漏极侧选择晶体管18a的一端连接有第一存储节点SNT连接；及第二存储器单元17b，第二存储器单元17b具有在第二漏极侧选择晶体管18b与第二源极侧选择晶体管20b之间串联连接的第二存储器晶体管19b，并在所述第二漏极侧选择晶体管18b的一端连接有第二存储节点SNB。

在这种情况下，第一存储器单元17a和第二存储器单元17b包括在漏极区域31与源极区域34之间的存储器阱MPW上依次层叠形成下部栅极绝缘膜24a、电荷存储层EC、上部栅极绝缘膜24b及存储器栅极MG的存储器栅极构造体44，在存储器栅极构造体44的一侧壁夹着侧壁隔板28a具有漏极侧选择栅极构造体45，在所述存储器栅极构造体44的另一侧壁夹着侧壁隔板28b具有源极侧选择栅极构造体46。

具有如上所述的结构的非易失性SRAM存储器单元2中，将通过SRAM15的第一存储节点SNT和第二存储节点SNB的电压的差异所表示的SRAM数据写入非易失存储器部16的程序动作时，通过第一存储节点SNT和第二存储节点SNB的电压差异，仅使第一漏极侧选择晶体管18a或者第二漏极侧选择晶体管18b中的任意一方进行导通动作。

实际上，非易失存储器部16中，在程序动作时，第一存储节点SNT和第二存储节点SNB中，例如第一存储节点SNT的电压为低水平时，低电压的第一存储节点SNT与一端连接，且向栅极施加有电源电压VDD的第一漏极侧选择晶体管18a进行导通动作。由此，非易失存储器部16中，向栅极施加有高电压的电荷存储栅电压的第一存储器晶体管19a的沟道层上，通过第一漏极侧选择晶体管18a施加第一存储节点SNT的低水平的低电压，在所述第一存储器晶体管19a，通过根据栅极与沟道层之间的电压差产生的量子隧道效应，能够将电荷注入到电荷存储层EC。

此时，非易失存储器部16中，向栅极上施加有电源电压VDD的第二漏极侧选择晶体管18b的一端，被施加第二存储节点SNT的高水平的高电压，从而所述第二漏极侧选择晶体管18b进行截止动作。在此，非易失存储器部16中，第一源极侧选择晶体管20a和第二源极侧选择晶体管20b均进行截止动作，从而阻断从源极线SL向第一存储器晶体管19a和第二存储器晶体管19b施加电压。

由此，第二存储器单元17b中，配置在第二存储器晶体管19b的两侧的第二漏极侧选择晶体管18b和第二源极侧选择晶体管20b均进行截止动作，从而栅极上施加有电荷存储栅电压的第二存储器晶体管19b中与存储器栅极MG相对的存储器阱MPW上形成耗尽层D。因此，第二存储器单元17b中，与存储器栅极MG相对且至少被耗尽层D包围的存储器阱MPW表面的电位通过施加到所述存储器栅极MG的电荷存储栅电压而上升，由此缩小存储器栅极MG与存储器阱MPW之间的电压差，结果，不发生量子隧道效应而能够阻止电荷注入到电荷存储层EC。由此，非易失性SRAM存储器单元2中，能够将保持在SRAM15的SRAM数据写入非易失存储器部16。

非易失性SRAM存储器单元2中，在将保持在SRAM15的SRAM数据写入非易失存储器部16的程序动作时，虽然向第一存储器晶体管19a和第二存储器晶体管19b的各栅极施加例如高电压的12V电荷存储栅电压，但是能够将施加到第一存储器单元17a的第一漏极侧选择晶体管18a和第一源极侧选择晶体管20a、第二存储单元17b的第二漏极侧选择晶体管18b和第二源极侧选择晶体管20b的最大电压值停留在电源电压VDD，从而能够相应地降低程序动作时非易失存储器部16中所需的电压。

特别地，非易失性SRAM存储器单元2中，在程序动作时，由于可降低施加于与SRAM15的第一存储节点SNT或者第二存储节点SNB连接的、非易失存储器部16的第一漏极侧选择晶体管18a和第二漏极侧选择晶体管18b电压值，从而能够相应地降低施加于所述第一存储节点SNT和第二存储节点SNB的电压。

因此，非易失性SRAM存储器单元2中，将施加于构成与非易失存储器部16连接的SRAM15的第一存取晶体管21a、第二存取晶体管21b、第一负载晶体管22a、第二负载晶体管22b、第一驱动晶体管23a及第二驱动晶体管23b的最大电压降低至电源电压VDD以下，从而能够将各栅极绝缘膜的膜厚度形成为4nm以下。

因此，包括非易失性SRAM存储器单元2的非易失性半导体存储装置1中，能够将构成SRAM15的第一存取晶体管21a、第二存取晶体管21b、第一负载晶体管22a、第二负载晶体管22b、第一驱动晶体管23a及第二驱动晶体管23b的各栅极绝缘膜的膜厚度形成为4nm以下，从而能够将SRAM15通过低的电源电压高速动作。因此，非易失性半导体存储装置1中，在将SRAM15的SRAM数据写入非易失存储器部16的同时能够实现所述SRAM15的高速动作。

进一步，非易失存储器部16的程序动作时，第一存储节点SNT和第二存储节点SNB的电位为0V或者电源电压VDD，因此第一漏极侧选择晶体管18a和第二漏极侧选择晶体管18b的导通或截止动作所需的栅电压为电源电压以下即可，结果，由于不需要高于所述电源电压VDD的高的电压，从而第一漏极侧选择晶体管18a和第二漏极侧选择晶体管18b的选择栅极绝缘膜30也可以形成为4nm以下。

进一步，非易失存储器部16中，在程序动作时，使第一源极侧选择晶体管20a和第二源极侧选择晶体管20b进行截止动作所需的栅电压为电源电压VDD以下即可，结果，由于不需要高于所述电源电压VDD的高的电压，从而第一源极侧选择晶体管20a和第二源极侧选择晶体管20b的选择栅极绝缘膜33也可以形成为4nm以下。

如上所述，非易失性SRAM存储器单元2中，由于第一漏极侧选择晶体管18a、第二漏极侧选择晶体管18b、第一源极侧选择晶体管20a、第二源极侧选择晶体管20b的各选择栅极绝缘膜30、33可以形成为4nm以下，从而能够相应地提高第一漏极侧选择晶体管18a、第二漏极侧选择晶体管18b、第一源极侧选择晶体管20a、第二源极侧选择晶体管20b的性能的同时缩小栅极长度。因此，非易失存储器部16中，能够实现将非易失存储器部16的存储器数据写入SRAM15的程序动作的高速化及非易失存储器部16的单元尺寸的缩小化。

根据以上的结构，非易失性半导体存储装置1中，能够降低将SRAM15的SRAM数据写入非易失存储器部16的程序动作所需的电压，从而能够将构成与所述非易失存储器部16连接的SRAM15的第一存取晶体管21a、第二存取晶体管21b、第一负载晶体管22a、第二负载晶体管22b、第一驱动晶体管23a及第二驱动晶体管23b的各栅极绝缘膜的膜厚度形成为4nm以下，结果，能够通过低的电源电压使SRAM15高速动作，因此，能够实现将SRAM15的SRAM数据写入非易失存储器部16的同时所述SRAM15的高速动作。

(9)其他实施方式

并且，在上述的实施方式中，对第一存储器单元17a和第二存储器单元17b使用相同的存储器栅极线MGL，另外，第一存储器单元17a和第二存储器单元17b使用相同的漏极侧选择栅极线DGL，进一步，第一存储器单元17a和第二存储器单元17b使用相同的源极侧选择栅极线SGL的情况进行了说明，但是本发明并不限定于此，第一存储器单元17a和第二存储器单元17b可以分别使用不同的存储器栅极线，另外，第一存储器单元17a和第二存储器单元17b也可以分别使用不同的漏极侧选择栅极线，进一步，第一存储器单元17a和第二存储器单元17b也可以分别使用不同的源极侧选择栅极线。

顺便说一下，非易失性半导体存储装置1中，由于例如向行方向排列的多个非易失性SRAM存储器单元2共用相同的存储器栅极线MGL，向行方向排列的多个非易失性SRAM存储器单元2上分别施加不同的存储器栅电压，从而可对与相同的存储器栅极线MGL连接的向行方向排列的多个非易失性SRAM存储器单元2，将SRAM15的SRAM数据写入对应的非易失存储器部16。

另外，在上述的实施方式中，对如图3所示将构成非易失存储器部16的第一漏极侧选择晶体管18a、第一存储器晶体管19a、第一源极侧选择晶体管20a、第二漏极侧选择晶体管18b、第二存储器晶体管19b及第二源极侧选择晶体管20b形成在P型导电型的存储器阱MPW上，将构成SRAM15的晶体管中第一存取晶体管21a、第二存取晶体管21b、第一驱动晶体管23a及第二驱动晶体管23b形成在相同的P型存储器阱MPW上的情况进行了说明，但是本发明并不限定于此，构成非易失存储器部16的第一漏极侧选择晶体管18a、第一存储器晶体管19a、第一源极侧选择晶体管20a、第二漏极侧选择晶体管18b、第二存储器晶体管19b及第二源极侧选择晶体管20b也可以形成在N型导电型的存储器阱(例如，图3中阱NW)上。

另外，本发明的非易失性半导体存储装置1并不限定于上述的图5所示的电压值，只要在将SRAM15的SRAM数据写入非易失存储器部16的程序动作时，可通过量子隧道效应在第一存储器晶体管17a、第二存储器晶体管17b中将电荷注入到电荷存储层EC，或者通过耗尽层D的形成阻止电荷注入到所述电荷存储层EC，则可以使用其他各种电压值。进一步，对于向SRAM15写入外部数据的外部数据写入动作时、从SRAM15读取SRAM数据的动作时、擦除非易失存储器部16的存储器数据的动作时、将非易失存储器部16的存储器数据写入SRAM15的存储器数据写入动作的各部位的电压值，只要能够执行各动作，则也可以使用其他各种电压值。

附图标记说明

1：非易失性半导体存储装置

2：非易失性SRAM存储器单元

15：SRAM

16：非易失存储器部

17a：第一存储器单元

17b：第二存储器单元

18a：第一漏极侧选择晶体管

18b：第二漏极侧选择晶体管

19a：第一存储器晶体管

19b：第二存储器晶体管

20a：第一源极侧选择晶体管

20b：第二源极侧选择晶体管

BLT0、BLT1、BLT2、BLT3：互补型第一位线

BLB0、BLB1、BLB2、BLB3：互补型第二位线

21a：第一存取晶体管

21b：第二存取晶体管

22a：第一负载晶体管

22b：第二负载晶体管

23a：第一驱动晶体管

23b：第二驱动晶体管

EC：电荷存储层

VSp0、VSp1、VSp2、VSp3：电源线

VSn0、VSn1、VSn2、VSn3：基准电压线

权利要求书(按照条约第19条的修改)

1.一种非易失性SRAM存储器单元，其由SRAM(Static Random Access Memory)和非易失存储器部构成，其特征在于，

所述SRAM

包括：第一存取晶体管、第二存取晶体管、第一负载晶体管、第二负载晶体管、第一驱动晶体管、第二驱动晶体管，其中，

所述第一负载晶体管的一端与所述第一驱动晶体管的一端连接，在串联连接的所述第一负载晶体管与所述第一驱动晶体管之间具有第一存储节点，所述第二负载晶体管的一端与所述第二驱动晶体管的一端连接，在串联连接的所述第二负载晶体管与所述第二驱动晶体管之间具有第二存储节点，所述第一负载晶体管和所述第二负载晶体管的另一端与电源线连接，所述第一驱动晶体管和所述第二驱动晶体管的另一端与基准电压线连接，

在所述第一存取晶体管中，其一端与所述第一存储节点和所述第二负载晶体管及所述第二驱动晶体管的各栅极连接，其另一端与互补型第一位线连接，其栅极与字线连接，在所述第二存取晶体管中，其一端与所述第二存储节点和所述第一负载晶体管及所述第一驱动晶体管的各栅极连接，其另一端与互补型第二位线连接，其栅极与所述字线连接，

所述非易失存储器部

包括：第一存储器单元和第二存储器单元，

在所述第一存储器单元中，在第一漏极侧选择晶体管与第一源极侧选择晶体管之间串联连接有第一存储器晶体管，所述第一漏极侧选择晶体管的一端与所述第一存储节点连接，在所述第二存储器单元中，在第二漏极侧选择晶体管与第二源极侧选择晶体管之间串联连接有第二存储器晶体管，所述第二漏极侧选择晶体管的一端与所述第二存储节点连接，所述第一源极侧选择晶体管和所述第二源极侧选择晶体管的各一端与源极线连接，

在所述第一存储器晶体管和所述第二存储器晶体管上设置有电荷存储层，通过基于向存储器栅极施加的电荷存储栅电压所产生的量子隧道效应能够向所述电荷存储层注入电荷，

在所述SRAM中，所述第一存取晶体管、所述第二存取晶体管、所述第一负载晶体管、所述第二负载晶体管、所述第一驱动晶体管及所述第二驱动晶体管的各栅极绝缘膜的膜厚度形成为4nm以下，

在所述非易失存储器部中，在所述第一漏极侧选择晶体管与所述第一存储器晶体管之间均不形成漏极区域和源极区域，在所述第一源极侧选择晶体管与所述第一存储器晶体管之间均不形成漏极区域和源极区域，在所述第二漏极侧选择晶体管与所述第二存储器晶体管之间均不形成漏极区域和源极区域，在所述第二源极侧选择晶体管与所述第二存储器晶体管之间均不形成漏极区域和源极区域，

在向所述第一存储器晶体管或者所述第二存储器晶体管的任意一方的所述电荷存储层注入电荷时，

向所述源极线施加0V的电压，向所述第一源极侧选择晶体管的栅极和所述第二源极侧选择晶体管的栅极施加0V的电压，使所述第一源极侧选择晶体管和所述第二源极侧选择晶体管进行截止动作，且向所述第一漏极侧选择晶体管的栅极和所述第二漏极侧选择晶体管的栅极施加1.5V以下电压的电源电压VDD，通过所述第一存储节点和所述第二存储节点的电压的差异，使所述第一漏极侧选择晶体管或者所述第二漏极侧选择晶体管的任意一方进行导通动作，将所述第一存储节点或者所述第二存储节点的电压通过所述第一漏极侧选择晶体管或者所述第二漏极侧选择晶体管的任意一方施加到所述第一存储器晶体管或者所述第二存储器晶体管，在所述第一存储器晶体管或者所述第二存储器晶体管的一方通过量子隧道效应向电荷存储层注入电荷，且在所述第二存储器晶体管或者所述第一存储器晶体管的另一方阻止向所述电荷存储层的电荷注入。

2.根据权利要求1所述的非易失性SRAM存储器单元，其特征在于，

在所述第一存储器晶体管或者所述第二存储器晶体管的任意一方向电荷存储层注入电荷，在所述第二存储器晶体管或者所述第一存储器晶体管的另一方阻止向所述电荷存储层的电荷注入时，

向所述源极线施加0V的电压，向所述第一源极侧选择晶体管的栅极和所述第二源极侧选择晶体管的栅极施加0V的电压，使所述第一源极侧选择晶体管和所述第二源极侧选择晶体管进行截止动作，且向所述第一漏极侧选择晶体管的栅极和所述第二漏极侧选择晶体管的栅极施加1.5V以下电压的电源电压VDD，通过所述第一存储节点和所述第二存储节点的电压的差异，使阻止向所述电荷存储层的电荷注入的一侧的所述第一漏极侧选择晶体管或者所述第二漏极侧选择晶体管进行截止动作，由此在所述第二存储器晶体管或者所述第一存储器晶体管，在与存储器栅极相对的存储器阱上形成耗尽层，同时根据施加于所述存储器栅极的电荷存储栅电压至少提高所述存储器阱表面的电位，缩小所述存储器栅极与所述存储器阱表面之间的电压差，从而阻止向所述电荷存储层内的电荷注入。

3.根据权利要求2所述的非易失性SRAM存储器单元，其特征在于，

在所述第一存储器单元和所述第二存储器单元中，在所述第一存储器单元形成有所述耗尽层的情况下，

通过所述耗尽层阻止所述第一存储器晶体管的所述存储器阱的电位到达所述第一漏极侧选择晶体管和所述第一源极侧选择晶体管的各选择栅极绝缘膜，

另一方面，在所述第一存储器单元和所述第二存储器单元中，在所述第二存储器单元形成有所述耗尽层的情况下，

通过所述耗尽层阻止所述第二存储器晶体管的所述存储器阱的电位到达所述第二漏极侧选择晶体管和所述第二源极侧选择晶体管的各选择栅极绝缘膜。

4.根据权利要求2或3所述的非易失性SRAM存储器单元，其特征在于，

在阻止向所述电荷存储层的电荷注入的所述第二存储器晶体管或者所述第一存储器晶体管中，

在从与所述存储器栅极相对的所述存储器阱内的沟道层形成载体区域排除形成沟道层的载体的状态下，在所述存储器栅极上被施加所述电荷存储栅电压，在与所述存储器栅极相对的所述存储器阱不形成所述沟道层而形成耗尽层。

5.根据权利要求2或3所述的非易失性SRAM存储器单元，其特征在于，

在阻止向所述电荷存储层的电荷注入的所述第二存储器晶体管或者所述第一存储器晶体管中，

在与所述存储器栅极相对的所述存储器阱，形成被所述耗尽层包围的沟道层，根据所述电荷存储栅电压提高所述沟道层的电位，缩小所述存储器栅极和所述沟道层之间的电压差，从而阻止向所述电荷存储层内的电荷注入。

6.根据权利要求1至5中任一项所述的非易失性SRAM存储器单元，其特征在于，

在所述非易失存储器部中，

所述第一存储器单元的所述第一漏极侧选择晶体管和第一源极侧选择晶体管的各选择栅极绝缘膜的膜厚度和所述第二存储器单元的所述第二漏极侧选择晶体管和所述第二源极侧选择晶体管的各选择栅极绝缘膜的膜厚度分别形成为4nm以下。

7.根据权利要求1至6中任一项所述的非易失性SRAM存储器单元，其特征在于，

在将保持在所述非易失存储器部的存储器数据写入所述SRAM时，根据在所述非易失存储器部的所述第一存储器晶体管和所述第二存储器晶体管的电荷存储层上是否存在电荷注入，在所述第一存储节点和所述第二存储节点上施加低水平电压和高水平电压后，将进行逻辑反转的所述高水平电压和所述低水平电压施加到所述第一存储节点和所述第二存储节点。

8.根据权利要求1至6中任一项所述的非易失性SRAM存储器单元，其特征在于，

在将由所述第一存储节点和所述第二存储节点的低水平电压或者高水平电压表示的SRAM数据写入所述非易失存储器部时，将进行逻辑反转的所述低水平电压和所述高水平电压施加到所述非易失存储器部，向所述第一存储器晶体管或者所述第二存储器晶体管的任意的电荷存储层注入电荷。

9.一种非易失性半导体存储装置，其特征在于，权利要求1至8中任一项所述的非易失性SRAM存储器单元以矩阵状配置。

10.根据权利要求9所述的非易失性半导体存储装置，其特征在于，

在所述非易失性SRAM存储器单元中，

所述第一漏极侧选择晶体管和所述第二漏极侧选择晶体管的各栅极与相同的漏极侧选择栅极线连接，

所述第一源极侧选择晶体管和所述第二源极侧选择晶体管的各栅极与相同的源极侧选择栅极线连接，

所述第一存储器晶体管和所述第二存储器晶体管的各栅极与相同的存储器栅极线连接，

所述第一源极侧选择晶体管和所述第二源极侧选择晶体管的各一端与相同的源极线连接。

11.一种非易失性SRAM存储器单元，其由SRAM(Static Random Access Memory)和非易失存储器部构成，其特征在于，

所述SRAM

包括：第一存取晶体管、第二存取晶体管、第一负载晶体管、第二负载晶体管、第一驱动晶体管、第二驱动晶体管，

所述第一负载晶体管的一端与所述第一驱动晶体管的一端连接，在串联连接的所述第一负载晶体管与所述第一驱动晶体管之间具有第一存储节点，所述第二负载晶体管的一端与所述第二驱动晶体管的一端连接，在串联连接的所述第二负载晶体管与所述第二驱动晶体管之间具有第二存储节点，所述第一负载晶体管和所述第二负载晶体管的另一端与电源线连接，所述第一驱动晶体管和所述第二驱动晶体管的另一端与基准电压线连接，

在所述第一存取晶体管中，其一端与所述第一存储节点和所述第二负载晶体管及所述第二驱动晶体管的各栅极连接，其另一端与互补型第一位线连接，其栅极与字线连接，在所述第二存取晶体管中，其一端与所述第二存储节点和所述第一负载晶体管及所述第一驱动晶体管的各栅极连接，其另一端与互补型第二位线连接，其栅极与所述字线连接，

在所述SRAM中，所述第一存取晶体管、所述第二存取晶体管、所述第一负载晶体管、所述第二负载晶体管、所述第一驱动晶体管及所述第二驱动晶体管的各栅极绝缘膜的膜厚度为4nm以下，

所述非易失存储器部包括第一存储器单元和第二存储器单元，

所述第一存储器单元包括：第一漏极区域，与所述第一存储节点连接；第一源极区域，与所述源极线连接；第一存储器栅极构造体，配置在所述第一漏极区域与所述第一源极区域之间，并以第一下部栅极绝缘膜、第一电荷存储层、第一上部栅极绝缘膜及第一存储器栅极的顺序层叠；第一漏极侧选择栅极构造体，在所述第一漏极区域与所述第一存储器栅极构造体之间层叠有第一漏极侧栅极绝缘膜和第一漏极侧选择栅极，并与所述第一存储器栅极构造体的一个侧壁夹着一个第一侧壁隔板而相邻；第一源极侧选择栅极构造体，在所述第一源极区域与所述第一存储器栅极构造体之间层叠有第一源极侧栅极绝缘膜和第一源极侧选择栅极，并与所述第一存储器栅极构造体的另一侧壁夹着另一第一侧壁隔板而相邻，

所述第二存储器单元包括：第二漏极区域，与所述第二存储节点连接；第二源极区域，与所述源极线连接；第二存储器栅极构造体，配置在所述第二漏极区域与所述第二源极区域之间，并以第二下部栅极绝缘膜、第二电荷存储层、第二上部栅极绝缘膜及第二存储器栅极的顺序层叠；第二漏极侧选择栅极构造体，在所述第二漏极区域与所述第二存储器栅极构造体之间层叠有第二漏极侧栅极绝缘膜和第二漏极侧选择栅极，与所述第二存储器栅极构造体的一个侧壁夹着一个第二侧壁隔板而相邻；第二源极侧选择栅极构造体，在所述第二源极区域与所述第二存储器栅极构造体之间层叠有第二源极侧栅极绝缘膜和第二源极侧选择栅极，与所述第二存储器栅极构造体的另一侧壁夹着另一第二侧壁隔板而相邻，

在所述一个第一侧壁隔板和所述另一第一侧壁隔板上不形成所述第一电荷存储层，在所述一个第二侧壁隔板和所述另一第二侧壁隔板上不形成所述第二电荷存储层，

所述一个第一侧壁隔板、所述另一第一侧壁隔板、所述一个第二侧壁隔板及所述另一第二侧壁隔板的宽度为5nm以上且40nm以下，所述第一漏极侧选择栅极绝缘膜、所述第一源极侧栅极绝缘膜、所述第二漏极侧选择栅极绝缘膜及所述第二源极侧选择栅极绝缘膜的膜厚度为4nm以下。