一种高速自定义浮点复数除法器

摘要

本发明提供一种基于FPGA的高速自定义浮点复数除法器的设计方法。基本原理是将复数除法操作转换成实数除法操作，并利用乘法迭代中除数倒数迭代过程的独立性，对实部和虚部并行进行除法运算，同时得到商的实部和虚部。技术方案包括：第一步，利用自定义浮点乘法单元和加法单元计算除数、被除数的实部和虚部；第二步，并行计算实部和虚部的除法；第三步：标准格式化输出。本发明利用FPGA的高速流水线结构，实现自定义浮点复数除法器，在满足高精度的同时，还节省了大量的资源消耗，提高了运算速度。