宽接口存储器时序控制电路和宽接口存储器

摘要

一种宽接口存储器时序控制电路和宽接口存储器，宽接口存储器时序控制电路包括：脉冲发生器、驱动电路、多个横向时间追踪电路以及复位控制单元，复位控制单元适于在当前级的横向时间追踪电路完成追踪后，启动后一级横向时间追踪电路开始追踪，并同步对所述当前级的横向时间追踪电路开始复位。本发明的技术方案使得整个存储阵列的追踪操作和复位操作相互复用，提高了追踪效率，进而提高了宽接口存储器的速度。

说明书

技术领域

本发明涉及半导体集成电路的嵌入式存储器技术领域，尤其涉及一种宽接口存储器时序控制电路和宽接口存储器。

背景技术

嵌入式存储器是当前集成电路(Integrated Circuit，IC)的关键模块，是片上系统(System-on-Chip，SoC)的重要组成部分。嵌入式存储器在功耗、速度稳定性和集成度等方面将对SoC的性能起到决定性的作用。与现在市场上其他类型的半导体存储器相比，静态随机存取存储器(Static Random Access Memory，SRAM)具有低功耗和快速存储数据的优点，在便携式消费电子方面以及缓存等高端领域被广泛应用。作为半导体存储器，稳定地存储数据是SRAM最重要的功能。在稳定性设计中，首先需要解决的是如何产生准确有效的时序控制信号。同时，为保持其相对其他存储器的优势，SRAM应具有更小的访问时间，能够更快的写入和读出数据。

现有技术中，静态存储器直接和处理器里的计算单元相对接，需要具备与计算单元相差不大的速度。宽接口的存储器相对于普通的存储器，其存储阵列更宽。图1是现有技术一种存储器时序控制电路结构示意图。存储阵列分为存储阵列S0，存储阵列S1和存储阵列S2。脉冲信号发生器101对外部时钟信号CK进行反应。外部时钟信号CK的上升沿触发脉冲触发器101，产生高电平信号；高电平信号一方面产生打开列选择器(YMUX)的信号YL0、YL1和YL2，另一方面经过反相器102、反相器103的传输，产生字线信号WL0，WL1和WL2；高电平信号经过反相器104、105、106、107、108、109以及反向单元110放电，产生位追踪线信号DBL，追踪阵列内位线信号，位追踪线信号DBL使反相器111的输出端置1，传输至脉冲触发器101的复位端对脉冲触发器101进行复位，同时打开灵敏放大器的使能信号SA0，SA0和SA1；脉冲触发器101产生的低电平复位信号，一方面产生关闭列选择器的信号YL0、YL1和YL2，同时经反相器102、103关闭字线信号WL0、WL1 和WL2；复位信号经反相器104、105、106、107、108、109、110、111回到脉冲触发器101，关闭灵敏放大器信号，结束一个完整的周期。

但是，在宽接口存储器中，由于存储阵列更宽，横向追踪字线的过程在整个时序控制周期中会耗费很长的时间，导致宽接口存储阵列的读写速度慢，降低了存储阵列的操作效率。

发明内容

本发明解决的技术问题是如何提高宽接口存储器的读写速度。

为解决上述技术问题，本发明实施例提供一种宽接口存储器时序控制电路，用于对存储阵列进行时序控制，所述存储阵列包括多个存储阵列块，每一存储阵列块都具有字线、位线和灵敏放大器控制线，所述宽接口存储器时序控制电路包括：

脉冲发生器、驱动电路以及多个横向时间追踪电路，其中，所述脉冲发生器的时钟输入端适于输入时钟信号，其输出端耦接所述驱动电路；所述驱动电路耦接所述字线和所述位线；多个所述横向时间追踪电路适于分别追踪多个所述存储阵列块的横向时间，并在完成追踪后驱动所述灵敏放大器控制线，所述横向时间是所述驱动电路驱动所述字线的时间；，所述宽接口存储器时序控制电路还包括：

复位控制单元，适于在当前级的横向时间追踪电路完成追踪后，启动后一级横向时间追踪电路开始追踪，并同步对所述当前级的横向时间追踪电路开始复位。

可选的，所述复位控制单元在追踪垂直时间完成后，启动第一级横向时间追踪电路追踪第一存储阵列块的横向时间，所述垂直时间是译码使能所述位线的时间以及驱动所述位线的时间。

可选的，所述驱动电路包括：

垂直时间追踪电路，其输入端连接所述脉冲发生器的输出端，所述垂直时间追踪电路适于追踪译码使能所述位线的时间。

可选的，所述复位控制单元包括：反相单元、PMOS管、第一反相器、 第二反相器和第三反相器；

所述反相单元的输入端连接所述垂直时间追踪电路的输出端，所述第一反相器的输入端耦接所述第一级横向时间追踪电路的输出端，所述第一反相器的输出端耦接所述第一级横向时间追踪电路的输入端；所述第二反相器的输入端耦接所述第一级横向时间追踪电路的输出端和所述脉冲发生器的复位端，所述第二反相器的输出端耦接所述第一PMOS管的栅极；所述第一PMOS管的漏极接电源，所述第一PMOS管的源极耦接所述第三反相器的输入端和所述反相单元的输出端；所述第三反相器输出端耦接所述第一级横向时间追踪电路的输入端。

可选的，所述反相单元包括第二PMOS管和NMOS管；

所述第二PMOS管的栅极耦接所述垂直时间追踪电路的输出端，所述第二PMOS管的漏极耦接电源，所述第二PMOS管的源极作为所述反向单元的输出端；所述NMOS管的栅极耦接所述第二PMOS管的栅极，所述NMOS管的源极耦接所述第二PMOS管的源极，所述NMOS管的漏极接地。

可选的，所述第一级横向时间追踪电路包括：与非门和第四反相器；

所述与非门的输入端耦接所述第一反相器的输出端和所述第三反相器的输出端，所述与非门的输出端耦接所述第四反相器的输入端；所述第四反相器的输出端作为所述第一级横向时间追踪电路的输出端。

可选的，所述第一级横向时间追踪电路之后的多个横向时间追踪电路包括：至少两个级联的反相器。

可选的，所述驱动电路还包括多个级联的位线译码使能电路，分别对多个所述存储阵列块的位线进行使能控制，其中，

第一级位线译码使能电路包括至少两个级联的反相器；

所述第一级位线译码使能电路之后的每一级位线译码使能电路包括：或非门和反相器，其中，所述或非门的第一输入端耦接前一级位线使能电路的输出端，所述或非门的第二输入端耦接前一级横向时间追踪电路的输出端，所述或非门的输出端连接所述反相器的输入端，所述反相器的输出端作为所 述位线使能电路的输出端。

可选的，所述垂直时间追踪电路包括至少四个级联的反相器：第五反相器、第六反相器、第七反相器和第八反相器；

所述第五反相器的输入端耦接所述脉冲发生器的输出端，输出端耦接所述第六反相器的输入端；所述第六反相器的输出端耦接所述第七反相器的输入端和所述位线译码使能电路的输入端；所述第七反相器的输出端耦接所述第八反相器的输入端；所述第八反相器的输出端作为所述垂直追踪电路的输出端。

为解决上述技术问题，本发明实施例还公开了一种宽接口存储器，宽接口存储器包括所述宽接口存储器时序控制电路以及与其耦合的存储阵列。

可选的，所述存储阵列块包括至少两个并联的灵敏放大器控制线；所述灵敏放大器控制线耦接对应于所述存储阵列块的横向时间追踪电路的输出端。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例的宽接口存储器时序控制电路通过设置复位控制单元，可以在当前级的横向时间追踪电路完成追踪后，启动后一级横向时间追踪电路开始追踪，并同步对所述当前级的横向时间追踪电路开始复位操作；从而使得整个存储阵列在进行横向时间追踪的同时进行复位操作，不同横向时间追踪电路的追踪操作和复位操作相互复用，提高了追踪效率，进而提高了宽接口存储器的速度。

进一步，所述存储阵列块包括至少两个并联的灵敏放大器控制线；所述灵敏放大器控制线耦接当前级的横向时间追踪电路的输出端，将同一块存储阵列字线的追踪分为至少两个部分，从而实现在一段追踪完成后立即进行灵敏放大器的使能，进行读写操作，进一步提高了宽接口存储器的速度。

进一步，第一级位线译码使能电路之后的多个位线译码使能电路包括或非门和反相器；其中，所述或非门的输入端耦接前一级位线译码使能电路的输出端和前一级横向时间追踪电路的输出端；实现了在存储器启动时，位线译码使能信号可以比字线驱动信号快，而复位时，当前级位线译码使能电路 必需等待上一级字线追踪信号复位才能进入下一级位线译码使能电路复位操作，确保了每个存储阵列块操作时字线和位线信号的配合。

附图说明

图1是现有技术存储器时序控制电路的结构示意图；

图2是本发明实施例一种宽存储器时序控制电路的结构示意图；

图3为本发明实施例一种复位控制单元的电路结构示意图；

图4是本发明实施例一种横向追踪电路结构示意图；

图5是本发明实施例一种宽存储器时序控制电路控制流程示意图；

图6是现有技术存储器时序控制电路的时序图；

图7是本发明实施例一种宽存储器时序控制电路的时序图。

具体实施方式

如背景技术中所述，在宽接口存储器中，由于存储阵列更宽，横向追踪字线的过程在整个时序控制周期中会耗费很长的时间，导致宽接口存储阵列的读写速度慢，降低了存储阵列的操作效率。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2是本发明实施例一种存储器时序控制电路的结构示意图。

本实施例中，宽接口存储器时序控制电路用于对宽接口存储器的存储阵列进行时序控制，所述存储阵列包括多个存储阵列块，每一存储阵列块都具有字线、位线和灵敏放大器控制线。其中，存储阵列是存放信息的主体，由许多存储单元排列组成。每个存储单元存放一位二值代码(0或1)，多个存储单元组成一个字(也称信息单元)。字线地址译码电路输入地址代码，译码输出线即为字线，与存储阵列中的一个字相对应。当给定一组输入地址时，只有一条输出字线被选中，该字线可以在存储阵列中找到一个相应的字，并将字中的m位信息D_m-1～D₀送至输出缓冲器，并使能灵敏放大器读取m位信息D_m-1～D₀，D_m-1～D₀的每条数据输出线为位线。

请参照图2，宽接口存储器时序控制电路包括：

脉冲发生器201、驱动电路(未标示)、复位控制单元222以及多个横向时间追踪电路223、224和225。驱动电路包括垂直时间追踪电路221，其输入端连接所述脉冲发生器201的输出端，所述垂直时间追踪电路221适于追踪所述译码使能所述位线的时间。其中，所述脉冲发生器201的时钟输入端适于输入时钟信号CK，其输出端耦接所述驱动电路输入端；所述驱动电路输出端耦接存储阵列的字线WL、位线BL(图未示)和位线译码电路(图未示)；多个所述横向时间追踪电路223、224和225适于分别追踪多个所述存储阵列块S0、存储阵列块S1和存储阵列块S2的横向时间，并在完成追踪后驱动所述灵敏放大器控制线SA，所述横向时间是所述驱动电路驱动所述字线WL的时间。其中，所述垂直时间是所述驱动电路驱动所述位线的时间以及译码使能所述位线的时间，即所述垂直时间包括所述宽接口存储器的译码电路的延迟时间和位线的使能延迟时间。

本实施例中，复位控制单元222适于在当前级的横向时间追踪电路完成追踪后，启动后一级横向时间追踪电路开始追踪，并同步对所述当前级的横向时间追踪电路开始复位。

具体实施中，复位控制单元222可以在追踪垂直时间完成后，启动第一级横向时间追踪电路223追踪第一存储阵列块S0的横向时间，并且，在第一级横向时间追踪电路223完成追踪后，启动第二级横向时间追踪电路224开始追踪，并同步对第一级横向时间追踪电路223开始复位；第二级横向时间追踪电路224完成追踪后，启动第三级横向时间追踪电路225开始追踪，并同步对第二级横向时间追踪电路224开始复位；第三级横向时间追踪电路225完成追踪后，进行复位操作。

可以理解的是，本实施例中的宽接口存储器控制电路由于附图的限制，仅示出三块存储阵列块，实际应用中，存储阵列块的数目可以为任意可实施的数量，不应看作对本发明实施例的限制。

请参照图3，图3为本发明实施例一种复位控制单元的电路结构示意图，一并参照图2，复位控制单元222包括：反相单元206、第一PMOS管P1、 第一反相器210、第二反相器211和第三反相器207。

本实施例中，反相单元206的输入端连接所述垂直时间追踪电路221的输出端，第一反相器210的输入端耦接第一级横向时间追踪电路223的输出端，第一反相器210的输出端耦接第一级横向时间追踪电路223的输入端；所述第二反相器211的输入端耦接所述第一级横向时间追踪电路223的输出端和所述脉冲发生器201的复位端，所述第二反相器211的输出端耦接所述第一PMOS管P1的栅极；所述第一PMOS管P1的漏极接电源，所述第一PMOS管P1的源极耦接所述第三反相器207的输入端和所述反相单元206的输出端；所述第三反相器207输出端耦接所述第一级横向时间追踪电路223的输入端。

具体的，所述第一反相器210的输入端耦接存储阵列块S0的第一灵敏放大器控制线SA0的输入端；所述第二反相器211的输入端耦接所述第一灵敏放大器控制线SA0的输入端。其中，所述第一灵敏放大器控制线SA0包括至少两个级联的反相器。

继续参照图2，本实施例中，所述第一级横向时间追踪电路223包括：与非门208、第四反相器209。所述与非门208的输入端耦接所述第一反相器210的输出端和所述第三反相器207输出端，与非门208的输出端耦接所述第四反相器209的输入端；所述第四反相器209的输出端耦接所述第一灵敏放大器控制线SA0的输入端。所述第二级横向时间追踪电路224包括两个级联的反相器213和214，第三级横向时间追踪电路225包括两个级联的反相器217和218。

本实施例中，设置与非门208是为了配合在第一级横向时间追踪电路223追踪完成后对第一级横向时间追踪电路223进行复位操作。其中，在复位信号经第二反相器211，第一PMOS管P1给驱动位线信号DBL充电，使得第三反相器207输出为低电平信号，并作为与非门208的一个输入信号，通过设置与非门208，使得当前的追踪周期内，横向时间追踪电路的信号不会再变为高电平，保证了复位的正常进行。

所述第二级横向时间追踪电路224和第三级横向时间追踪电路225分别 包括：至少两个级联的反相器。其中，所述级联的反相器的输入端耦接上一级所述横向时间追踪电路的输出端，输出端耦接对应存储阵列块的灵敏放大器控制线的输入端。

所述驱动电路包括垂直时间追踪电路221和多个级联的位线译码使能电路，分别对多个所述存储阵列块的位线进行使能控制。

垂直时间追踪电路221包括至少四个级联的反相器：第五反相器202、第六反相器203、第七反相器204和第八反相器205。所述垂直时间追踪电路221将脉冲发生器201产生的启动或复位信号进行驱动和时延，并分别打开位线译码电路、位线、字线以及反相单元206。其中，所述第五反相器202的输入端耦接所述脉冲发生器201的输出端，输出端耦接所述第六反相器203的输入端；所述第六反相器203的输出端耦接所述第七反相器204的输入端和位线译码使能电路的输入端；所述第七反相器204的输出端耦接所述第八反相器205的输入端；所述第八反相器205的输出端耦接所述复位控制单元222的输入端。

本实施例中，所述反相单元206包括第二PMOS管P2和NMOS管N1。所述第二PMOS管P2的栅极耦接所述垂直时间追踪电路221的输出端，所述第二PMOS管P2的漏极耦接电源，所述第二PMOS管P2的源极作为所述反向单元206的输出端；所述NMOS管N1的栅极耦接所述第二PMOS管P2的栅极，所述NMOS管N1的源极耦接所述第二PMOS管P2的源极，所述NMOS管N1的漏极接地。

本实施例中，在启动信号传输至反向单元206时，高电平的启动信号控制NMOS管N1导通，源极输出低电平信号；在复位信号传输至反向单元206时，低电平的复位信号控制第二PMOS管P2导通，打开第二PMOS管P2给位线追踪信号DBL充电。

具体实施中，继续参照图2和图3，在一个时序控制周期中，时钟信号CK在上升沿触发脉冲触发器201，脉冲触发器201一方面打开位线译码使能电路，对位线译码电路进行使能，选择输出信号的位线；另一方面，产生字线信号WL0，然后经过反相器204和反相器205，打开反相单元206；反相单 元206输出的低电平信号经过第三反相器207后打开第一级横向时间追踪电路223，开始横向时间追踪；第一级横向时间追踪电路223完成追踪后，一方面打开第一灵敏放大器控制线SA0，读出数据以及打开第二级横向时间追踪电路224进行第二级横向时间的追踪，另一方面，高电平的DWL0信号经过第一反相器210，与非门208，第四反相器209后置0；与此同时，高电平的DWL0信号经第二反相器211，第一PMOS管P1给DBL充电，使得207输出为低电平信号0；同时依次通过反相器201，202，203，204，205打开反相单元206的第二PMOS管P2，复位垂直方向的电路。以此类推，在第二级横向时间追踪电路224横向时间追踪完成后，一方面打开第三级横向时间追踪电路225，另一方面进行第二级横向时间追踪电路224的复位操作，整个存储阵列的读取方式可按照此方式进行，在存储阵列的最后存储阵列块的第三级横向时间追踪电路225复位完成后，本周期结束。

本发明实施例的宽接口存储器时序控制电路使得整个存储阵列在进行横向时间追踪的同时，进行复位操作，不同存储阵列横向追踪段的追踪操作和复位操作相互复用，大大提高了追踪效率，进而提高了宽接口存储器的读写速度。

本实施例中，第一级位线译码使能电路(未标示)包括至少两个级联的反相器；所述第一级位线译码使能电路之后的多个位线译码使能电路包括：或非门和至少一个反相器。其中，第二级位线译码使能电路包括或非门215和反相器216，或非门215的输入端耦接第一级位线译码使能电路的输出端和第一级横向时间追踪电路223的输出端。第三级位线译码使能电路包括或非门219和反相器220，或非门219的输入端耦接第二级位线译码使能电路的输出端和第二级横向时间追踪电路224的输出端。

具体实施中，位线译码使能电路中反相器的数量仅为示例性，在实际的应用中可以是任意可实施的数量，本发明实施例对此不做限制。

可以理解的是，由于附图的限制，本发明实施例仅示出三级位线译码使能电路和三级横向时间追踪电路，分别对应三块存储阵列块，用于对宽接口存储器时序控制电路的结构进行说明，在实际的应用中，宽接口存储器时序控制电路包括任意可实施数量的位线译码使能电路和横向时间追踪电路，本 发明实施例对此不做限制。

具体实施中，位线译码使能电路的使能信号速度比横向时间追踪电路的追踪速度快，所以除存储阵列块S0外，后面每块存储阵列块的位线译码使能电路的控制设置为上一级位线译码使能电路的输出和上一级横向时间追踪电路输出的或非，使得在读取操作启动时，位线译码使能的速度可以比字线追踪速度快，而复位时，则等待字线追踪复位才能进入下一存储阵列块的位线译码使能电路复位，确保了每个存储阵列块操作时字线和位线信号的配合。

图4是本发明实施例中一种横向追踪电路结构示意图。

本实施例中，所述第一存储阵列块S0包括：字线、位线、第一灵敏放大器控制线SA0和第二灵敏放大器控制线SA3。第一存储阵列块S0之后的多个存储阵列块包括：至少两个级联的反相器和并联的灵敏放大器控制线；所述级联的反相器的输入端耦接上一级所述横向时间追踪电路的输出端，输出端耦接所述灵敏放大器控制线的输入端。其中，第二存储阵列块S1包括：字线、位线、第三灵敏放大器控制线SA1和第四灵敏放大器控制线SA4。第三存储阵列块S2包括：字线、位线、第五灵敏放大器控制线SA2和第六灵敏放大器控制线SA5。

请参照图4，横向追踪电路与存储阵列的连接关系为：第一级横向追踪电路223包括：与非门208、第四反相器209。第四反相器209的输出端耦接第二灵敏放大器控制线SA3的输入端和所述第一灵敏放大器控制线SA0的输入端。第二级横向追踪电路224包括：第九反相器213和第十反相器214。第十反相器214的输出端耦接第三灵敏放大器控制线SA1的输入端和所述第四灵敏放大器控制线SA4的输入端。第三级横向追踪电路225包括：第十一反相器217和第十二反相器218。第十二反相器218的输出端耦接第五灵敏放大器控制线SA2的输入端和所述第六灵敏放大器控制线SA5的输入端。

本发明实施例中的第一级横向时间追踪电路和之后的多个横向时间追踪电路耦接至少两个并联的灵敏放大器控制线，至少两个并联的灵敏放大器控制线将同一块存储阵列字线的追踪分为至少两个部分，从而实现在一段追踪完成后立即进行灵敏放大器的使能，进行读写操作，进一步提高了宽接口存 储器的读写速度。

图5是本发明实施例一种宽存储器时序控制电路控制流程示意图。

宽接口存储器时序控制电路中，WL0，WL1，WL2分别为存储阵列块S0、存储阵列块S1和存储阵列块S2内的字线信号。YL0，YL1，YL2为每个存储阵列块内的位线译码使能信号。SA0，SA0，SA1为每个存储阵列块内的灵敏放大器使能信号。DBL为驱动存储阵列内位线信号，DWL0，DWL1，DWL2追踪对应存储阵列块内的字线信号，对应存储阵列块内的横向时间追踪信号。

请参照图5，一并参照图2，宽接口存储器时序控制方法通过外部时钟信号CK控制所述脉冲发生器201产生启动信号；所述启动信号输出至所述位线，产生位线译码使能信号YL0，YL1和YL2；所述启动信号通过所述驱动电路，输出至所述字线，产生字线信号WL0，WL1和WL2；在所述字线信号WL0，WL1和WL2产生后输出所述启动信号至所述第一级横向时间追踪电路223，产生第一横向时间追踪信号DWL0；所述第一横向时间追踪信号DWL0启动第一级横向时间追踪；在当前级的横向时间追踪完成后，产生后一级追踪信号启动后一级横向时间追踪，同时控制所述脉冲发生器201产生复位信号，对所述位线、所述字线和所述当前级的横向时间追踪电路进行复位操作。

本实施例中，所述启动信号和所述第一横向时间追踪信号DWL0以与非门的方式形成所述第一横向时间追踪复位信号。当前级的位线译码复位信号和当前级的横向时间追踪复位信号通过或非门的方式，形成后一级的位线译码复位信号。

具体实施中，第一横向时间追踪复位信号和第一级位线译码复位信号以与非门的方式形成第二级位线译码复位信号，第二横向时间追踪复位信号和第二级位线译码复位信号以与非门的方式形成第三级位线译码复位信号。从而使得位线译码电路的复位需要等待字线信号复位后才能进入下一存储阵列块的复位操作，确保了每块存储阵列块读写操作时信号的配合，提高了存储器的工作效率。

本实施例中，实线表示宽接口存储器时序控制方法启动(set)的流程，虚线表示复位(reset)的流程。一个时序控制周期启动时，首先追踪垂直方向 位线译码使能时间(标号1实线)，然后追踪垂直方向驱动位线的时间(标号2实线)，接着启动驱动字线的横向时间的追踪(标号3实线)。然后同时进行两步流程，一方面对垂直方向的位线译码电路和位线进行复位(标号4.1和4.2虚线)，同时对存储阵列块S0的第一级横向时间追踪电路223进行复位(标号4.3虚线)；另一方面，对下一段存储阵列块S1进行横向时间的追踪(标号4.4实线)。在存储阵列块S1的横向时间追踪完毕后，马上启动存储阵列块S2的第三级横向时间追踪电路225进行横向时间追踪(标号5.1实线)，同一时刻，存储阵列块S1的第二级横向时间追踪电路224也开始进行复位(标号5.2虚线)。最后存储阵列块S2也进行复位(标号6虚线)，一个时序控制周期结束。

本发明实施例的时间追踪流程没有按照存储阵列块的顺序进行追踪，而是先追踪了存储阵列垂直方向的时间，然后追踪第一块存储阵列块的横向时间，后续存储阵列块的横向时间按第一存储阵列块操作。相当于先追踪驱动的垂直时间，后面把横向时间按存储阵列块进行流水化操作，垂直方向的总的追踪时间与现有技术的垂直追踪时间一样，但是每一存储阵列块追踪完成后就立马就行复位。从而实现了已完成追踪的存储阵列块不用等待后面存储阵列块追踪完成才进行复位操作。整个存储阵列同时在进行启动和复位的操作，不同存储阵列块的启动和复位操作相互复用，大大提高了追踪的效率，进而提高了存储器速度。且因为分段操作，每个存储阵列块的读写冗余都很平均，前面的存储阵列块不会为了等待最后的存储阵列块而过度操作，有利于减少功耗。

一并参照图6和图7，其中，图6是现有技术存储器时序控制电路的时序图，图7是本发明实施例一种宽存储器时序控制电路的时序图。

本发明实施例中，通过计算宽存储器时序控制电路在启动和复位时的反相器延时，对现有技术和本发明实施例的宽存储器时序控制电路进行对比。可以认为脉冲触发器花费2个反相器延时，存储阵列垂直方向花费1个反相器延时，每个存储阵列块横向花费1个反相器延时，垂直的位线追踪花费10个反相器延时。则现有技术存储器时序控制电路的时序启动花费26个反相器延时，复位花费17个反相器延时，整个时序周期花费43个反相器延时。

本发明实施例的宽存储器时序控制电路首先花费19个反相器延时启动垂直方向追踪，然后花费3个反相器延时对存储阵列块S0启动；接着花费11个反相器延时复位垂直方向，与此同时，花费4个反相器延时复位存储阵列块S0，并且花费3个反相器延时启动存储阵列块S1；接下来花费3个反相器延时复位存储阵列块S1，并花费3个反相器延时启动存储阵列块S2；最后，花费3个反相器延时复位存储阵列块S2。整个时序周期花费32个反相器延时。

本发明实施例还公开了一种宽接口存储器，包括宽接口存储器时序控制电路以及与其耦合的存储阵列。其中，存储器中所述存储阵列块包括至少两个并联的灵敏放大器控制线；所述灵敏放大器控制线耦接对应于所述存储阵列块的横向时间追踪电路的输出端。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。