一种基于超外差原理的AIS接收机

摘要

本发明涉及一种基于超外差原理的AIS接收机，以FPGA为控制核心的AIS接收机，包括模拟前端模块、一次混频模块、二次混频模块、基带解调模块、PLL模块、时钟管理模块、电源管理模块、FPGA控制器模块以及串口驱动器模块。本发明采用低噪声放大器和AGC电路，动态范围宽，可以捕获到更加微弱的信号，能够探测更加远距离的船只。采用解调灵敏度很高的中频信号处理芯片，进一步提高了接收机的灵敏度。采用CMX7042实现基带信号的解调、译码与校验，简化系统设计，控制成本。系统时钟统一采用温补晶振供给，由时钟扇出芯片统一分配，实现了系统的同步，提高了锁相环的输出频率稳定度，进一步提高了系统的精度。

说明书

技术领域

本发明涉及一种基于超外差原理的AIS（船舶自动识别系统）接收机。

背景技术

AIS是一种采用无线电手段，在超高频（VHF）无线电的工作范围内，发送和接收船舶静态、动态信息的设备，用于船舶与船舶、船舶与基站之间的通信，以确保基站对船舶、船舶与船舶之间的跟踪监视，极大地提高了海洋航行、内河航行的安全性。船舶和船舶监管部门安装AIS系统的主要目的是为了避免船舶碰撞、实现自动船舶识别、协助目标跟踪、简化信息交换等，以此来了解当前航道的交通状况，当然，近年来AIS的应用也拓展到了很多场合。

相对于传统的船舶防撞的方法而言，AIS系统能够提供更加丰富的信息，包括船舶的识别码、船舶的类型、航向、航速、目的地以及GPS位置信息等等，这些静态和动态的信息，不仅提高了船舶防撞的有效性，还规范了航海船舶的统一管理，改善了航海交通的秩序。同时，AIS系统的稳定性也非常卓越，受外界环境的干扰较小，使得在恶劣的环境下也能提供有效的信息，因此在台风、海啸等险情下能够为船舶的救援提供帮助。AIS系统加入了GPS技术，其定位精度也优于其他航海辅助系统。基于AIS的诸多优点，IMO（国际航海组织）要求所有航行于国际海域大于300总吨的各类船舶，都必须安装AIS系统，使得AIS技术得到了极大的推广。

同时，在海洋探测雷达系统中，为了验证雷达目标识别的准确性，一般也采用AIS系统进行海洋船舶信息的检测，以实现与雷达测量结果的比对。并且，部分实验室也采用AIS系统辅助雷达的方向图校正。

科研工作者对AIS已经比较深入。按照国际标准规定，AIS的专用超高频信号通道为161.975MHz和162.025MHz，系统在两个信道上并行地发送报文信号。AIS系统规定无线传输的带宽为25KHz或12.5KHz，基带信号调制采用GMSK方案，数据编码为NRZI，数据传输速率为9600bit/s。按照通信方式的不同，人为地把AIS系统分为了A类AIS和B类AIS两种，前者采用自组织时分多址（SOTDMA）通信制式，后者采用载波侦测时分多址（CSTDMA）通信制式。

AIS技术虽然已经较为成熟，但是仍然有很多技术问题有待解决。首先，传统大部分的AIS接收机具有针对性，只能特定地接收A类AIS信号或者B类AIS信号；其次，现有的AIS接收机接收AIS信号的距离受到限制；再者，AIS系统的误码率还能进一步降低；最后，AIS与雷达信号的融合技术还有待研究。本发明针对现有AIS的存在的问题，设计了利用超外差法原理，基于CMX7042的AIS接收机系统。

发明内容

为了降低系统误码率与成本，提高AIS系统的测量范围，本发明提出了一种采用超外差原理，基于CMX7042的AIS接收机系统。

本发明的技术方案为一种基于超外差原理的AIS接收机，该接收机系统包括用于天线耦合信号的放大、滤波的模拟前端模块，用于本振信号产生、滤波的PLL模块，用于一次下变频的一次混频模块，用于二次下变频与鉴频的二次混频模块，用于基带信号处理的基带解调模块，用于信号处理的FPGA模块，用于数据传输的串口驱动器模块，用于提供系统时钟的时钟管理模块以及用于提供能量的电源模块；模拟前端输入与天线相连，一次混频模块的两个输入分别与模拟前端的输出和PLL的输出相连，二次混频的两个输入分别与一次混频的输出以及时钟管理模块相连，基带解调的输入与二次混频的输出相连，时钟管理模块作为系统的同步节拍，其输出分别与PLL、二次混频以及FPGA相连，FPGA作为控制核心，与基带解调模块、时钟管理模块、PLL模块、串口驱动器模块相连，串口驱动器的输出与上位机相连，电源模块为整个系统提供能量。

所述模拟前端包括依次连接的低噪声放大器、带通滤波器、自动增益控制-AGC模块；

所述一次混频模块包括依次连接的乘法器、滤波器；

所述PLL模块包括依次连接的模拟锁相环模块、低通滤波器；

所述时钟管理模块包括依次连接的温补晶振、时钟扇出模块。

模拟前端用于AIS接收机的射频信号处理，实现天线耦合信号的滤波和放大，由用于信号放大的低噪声放大器模块，用于限制射频信号的带宽、滤除噪声、实现抗混叠的带通滤波器模块，以及用于稳定输出信号功率的AGC模块组成；低噪声放大器输入与AIS天线相连，带通滤波器输入与放大器输出相连，AGC电路输入与带通滤波器输出相连，带通滤波器的输出与一次混频乘法器的一个输入相连。

PLL模块用于一次混频的本振的产生与滤波，由模拟锁相环模块和用于滤除本振信号谐波与干扰信号的低通滤波器模块组成；ADF4351的输出由FPGA控制，本振由时钟扇出模块提供，其输出与低通滤波器相连，低通滤波器的输出与一次混频模块的乘法器的另一个输入相连。

一次混频模块用于信号的下变频，将信号频谱变换到10.7MHz左右，由用于频谱搬移的乘法器模块，用于和频信号滤除的滤波器模块组成；乘法器的输出与滤波器输入相连，滤波器的输出与二次混频的输入相连。

二次混频模块用于AIS信号的二次频谱搬移，获得AIS的GMSK基带信号，由中频信号处理器TA31136组成，其本振由时钟管理模块提供，输出与基带解调模块相连。

基带解调模块用于GMSK信号的解调、数据的译码与校验，获得AIS报文数据流，由基带解调芯片CMX7042组成，其输出与FPGA直接相连。

FPGA模块用于系统的控制与信号的处理，由FPGA处理器模块组成；FPGA的时钟由时钟管理模块提供，其IO口分别于PLL模块、基带解调芯片CMX7042以及串口驱动器模块相连。

串口驱动器模块用于数据传输，CMOS电平转RS232电平芯片MAX232组成，其输出直接与上位机相连。

时钟管理模块用于给整个系统提供稳定的时钟频率，由温补晶振、时钟扇出芯片等部分组成。温补晶振与时钟扇出芯片相连，时钟扇出芯片的多路输出分别与FPGA、ADF4351等模块相连。

电源模块是AIS系统的能量来源和基准，由各电源子模块组成，分别与整个系统的电源管脚相连，为芯片提供能量。

所述模拟前端采用低噪声放大器CMA5043、带通滤波器和宽带AGC模块实现信号的放大，增益自动调节范围为50dB~110dB；所述带通滤波器采用天之微波公司的高阶无源LC带通滤波器，中心频率为160MHz，带宽10MHz；所述AGC模块采用2片ADI公司的宽带压控增益放大器VCA芯片AD8367级联实现，第一级采用VGA工作模式，第二级采用AGC工作模式，采用第二级产生的检波电压同时控制2片AD8367，为了防止控制电压超出芯片的要求范围，采用三极管2N3906进行电压钳位，AGC电路的理论动态范围为90dB。

采用模拟下变频的方式，通过两次下变频从超高频信号中提取基带GMSK信号，为了将两个AIS信道分开，并且实现下变频，在模拟前端与一次混频模块之间采用变压器将信号分为两路，分别与不同的本振进行一次混频，再分别通过10.7MHz带通滤波器提取差频信号，接下来进行二次混频、鉴频之后分别获得两个信道上的基带信号，最终经过二次混频模块中的带通滤波器进一步检波后加入基带处理模块。

所述变压器采用mini-circuits公司的ADT1-1WT，一次混频采用四象限乘法器AD835，本征采用ADF4351组成的PLL模块产生，10.7MHz带通滤波器采用村田公司的SFECF10M7EA00-R0，二次混频采用TA31136实现，采用11.0592MHz的无源晶振作为二次混频的本征，并且采用455kHz的陶瓷滤波器CFW450G实现信号滤波，采用鉴频电感CDB455C24实现信号的鉴频。

所述带通滤波器，采用TI高精度运算放大器OPA2228搭建，滤波器为三阶高通，三阶低通，采用巴特沃斯逼近，上下限截至频率分别为5KHz和100Hz，滤波器带内增益为1；

所述的PLL模块，采用模拟锁相环ADF4351和低通滤波器组成，ADF4351环路滤波器带宽选择10kHz，芯片采用SPI总线与FPGA相连，为了提高输出芯片信噪比，采用7阶无源巴特沃斯滤波器实现滤波，滤波器截止频率200MHz，电感采用COILCRAFT公司的高频绕线电感，电容采用村田高精度贴片C0G电容；

基带信号采用CMX7042进行处理， CMX7042芯片工作在接收模式，时钟由19.2MHz的温补晶振提供，通过SPI总线与FPGA相连；

FPGA处理器实现GMSK信号的解调，数据的校验与译码；所述的FPGA处理器采用ALTERA公司的EP4CE55F23I7芯片，片内嵌入了NIOS Ⅱ嵌入式处理器；采用串口进行数据传输，串口驱动器模块采用MAX232芯片实现CMOS电平转RS232串口电平；

所述的19.2MHz的温补晶振，采用航海专用的IVT3205CE晶振，采用2.85V供电，并且通过TI公司的高速非门SN74AHC1G04进行电平转换。

接收机系统的全局时钟由10MHz的温补晶振通过时钟扇出芯片产生，分别给两路锁相环和FPGA提供，同时增加50MHz的普通有源晶振作为FPGA的备用时钟；时钟扇出芯片采用TI的高速时钟扇出芯片CDCLVP1204。

接收机系统的总电源来自外部供给的12V电压，通过两路TI的开关电源模块PTH08T230WAD分别获得3.3V和1.2V，分别作为FPGA的IO电压和内核电压，FPGA的PLL系统需要的2.5V电压通过3.3V电压利用线性稳压芯片TPS79625获得；通过开关电源模块LMZ34002获得一路-6.5V电压，通过线性稳压芯片LM337稳定到-5V，供给除了FPGA模块以外的其他模块；接收机系统通过LM1117转化，获得5V电压，供给除了FPGA模块以外的其他模块；ADF4351需要3.3V的供电，因此采用了TPS79633将5V转化为3.3V获得。

采用TI公司的高数数字隔离器ISO7240实现FPGA模块与接收机中其他模块的隔离。

本发明中，基于超外差原理，以FPGA为控制核心，利用CMX7042作为基带解调，实现了AIS信号的接收与解调。射频模块接收天线耦合信号进行放大滤波，其输出通过一次混频、二次混频获得GMSK基带信号，再通过CMX7042进行基带解调、数据译码、数据校验获得AIS报文，通过FPGA控制串口将之上传到上位机，进行图形化显示。

本发明选用高性能模拟器件，对PCB系统进行合理的布局布线，同时采用了滤波、去耦、噪声隔离、电磁屏蔽等技术，保证了信号的信噪比，提高了系统的解调灵敏度与可靠性。本发明在福建漳州六鳌海洋观测站进行了长期测试，测试结果表明，本系统能够准确地接收AIS信号，在较低的成本情况下，具有和市面上成品AIS接收机相媲美的数据量，并且能够接收到80km左右的船只信号。本发明解决了提高了AIS接收机的解调灵敏度，降低了系统的误码率和成本，为AIS技术的发展有着积极的推动作用。

附图说明

图1：本实用发明实施例结构框图。

图2：本实用发明实施例的低噪声放大器和带通滤波器电路。

图3：本实用发明实施例的AGC电路。

图4：本实用发明实施例的下变频示意图。

图5：本实用发明实施例的信道化电路。

图6：本实用发明实施例的PLL电路图。

图7：本实用发明实施例的一次混频器电路图。

图8：本实用发明实施例的二次混频器电路图。

图9：本实用发明实施例的基带解调电路图。

图10：本实用发明实施例的FPGA最小系统示意图。

图11：本实用发明实施例的max232串口电平产生电路图。

图12：本实用发明实施例的时钟系统示意图。

图13：本实用发明实施例的CMX7042晶振处理电路图。

图14：本实用发明实施例的时钟扇出电路图。

图15：本实用发明实施例的电源管理示意图。

图16：本实用发明实施例的隔离电路图。

图17：本发明实施例的FPGA程序框图。

图18：本发明实施例的上位机界面。

具体实施方式

本发明利用采超外差原理，基于FPGA处理器实现了AIS接收机的设计。本发明采用低噪声放大器和宽动态范围AGC电路，提高了系统解调灵敏度，增加了AIS探测范围；通过采用温补晶振和ADF4351模拟锁相环，提高了本振的稳定度；通过采用ta31136中频信号处理器和CMX7042基带处理器，简化了系统的设计；通过系统的信号完整性设计，提高了系统的稳定性。为了方便本领域普通技术人员理解和实施本发明，下面结合附图及实施例详细说明本发明技术方案。

本实施例为一种基于超外差原理的AIS接收机。本发明采用了如图1所示的结构框图：系统包括用于天线信号放大、滤波、幅度调节的模拟前端模块，用于本振信号产生、滤波的PLL模块，用于一次频谱搬移的一次混频模块，用于AIS基带信号提取的二次混频模块，用于基带信号解调的基带解调模块，用于信号处理的FPGA模块，用于数据传输的串口驱动器模块，用于提供系统时钟的时钟管理模块以及用于提供能量的电源模块。模拟前端模块与一次混频模块的一个输入相连，PLL模块与一次混频模块的另一个输入相连，一次混频输出与二次混频模块输入相连，二次混频模块输出与基带解调模块输入相连，FPGA模块同时与待PLL模块、基带解调模块、串口驱动器模块相连，时钟管理模块分别与PLL模块、二次混频模块以及FPGA相连，电源模块为整个系统提供能量。

如图2、3所示，本实施例模拟前端电路主要包括低噪声放大器、带通滤波器和AGC电路，电路的自动增益控制范围为50dB~110dB。天线信号通过SMA接头交流耦合到低噪声放大器CMA5043+中，通过两级放大之后进入高阶带通滤波器，再通过两级CMA5043+放大后，最终再通过高阶带通滤波器输出，实现信号的低噪声放大和滤波。其中每一级CMA5043+均采用交流耦合输入，供电采用绕线电感进行滤波。带通滤波器的中心频率设计为160MHz，带宽为10MHz。为了保证输出信号的幅度稳定在一定的功率值，方便后续下变频与解调，系统增加了如图3所示的AGC电路。AGC电路采用ADI公司的500MHz带宽的压控放大器AD8367实现，其中第二级放大器的增益控制脚5直接与该芯片的检波输出脚6相连，芯片工作在AGC（自动增益控制）工作模式，第一级放大器的增益控制脚5也与第二级放大器的6脚相连，芯片处于VCA（压控增益放大）工作模式。为了防止控制电压超过允许的范围，采用2N3906三极管进行钳位。为了实现级间的阻抗匹配，在输入的时候对地接66Ω电阻。因为单片AD8367的动态范围为45dB，因此设计的AGC电路能够达到90dB的动态范围。

如图4所示，本发明采用模拟下变频的方式，通过两次下变频从超高频信号中提取基带GMSK信号。因为AIS信号被调制到两个信道上，因此解调首先需要信号化，本发明采用变压器将信号分为两路，分别与不同的本振进行一次混频，再分别通过10.7M的陶瓷带通滤波器提取差频信号，接下来采用TA31136与无源11.0592MHz的晶振进行二次混频，再由TA31136进行信号放大、鉴频之后获得基带信号，最终通过放大器组成的带通滤波后，进入基带处理模块。

如图5所示，模拟前端的输出信号通过2片mini-circuits公司的射频变压器ADT1-1WT将一路信号转化为2路，在变压器输出端接两个50Ω电阻R56、R57，并通过C74交流耦合到地，实现阻抗匹配。所用变压器频率响应范围为0.4MHz~ 800MHz，在1MHz~200MHz内插入损耗低至0.4dB。采用两片是为了减小变压器的不对称性对两路信号幅度的影响。

如图6所示的PLL模块用于本振的产生与滤波，主要包括ADF4351锁相环模块和低通滤波器模块；通过FPGA配置锁相环芯片，基于时钟管理模块提供的参考时钟，获得本振信号，再通过200MHz低通滤波器滤除本振信号的噪声，实现本振信号的产生与滤波。锁相环参考时钟为10MHz正弦时钟，由时钟管理模块提供。锁相环采用ADI高性能小数分频的锁相环时钟发生器ADF4351，其中用R41、R43、C56、C57、C58配置了锁相环的环路滤波器，用来获得锁相环内部VCO的控制电压。为了滤除本振谐波，提高信噪比，锁相环的输出通过0.1uF的电容C51输入到低通滤波器模块，该滤波器是截止频率为200MHz的7阶巴特沃斯无源滤波器，其中电感L5、L6、L7采用COILCRAFT公司的射频绕线电感，电容C52、C53、C54、C55采用村田公司的高精度贴片电容。

如图7所示，本实施例的一次混频的混频器是采用ADI四象限乘法器AD835实现的，同时采用10.7M陶瓷滤波器实现差频信号的提取。乘法器输入Y1接本振信号，Y2接模拟前端模块的输出，4脚对地接50Ω电阻减小乘法器输出直流偏置。10.7M陶瓷滤波器采用村田公司的SFECF10M7EA00-R0。

如图8所示，二次混频模块主要由TA31136组成，其中还包括11.0592MHz的无源晶振Y1作为二次混频的本振、455kHz陶瓷滤波器U3作为二次混频的滤波器、鉴频电感L1作为鉴频器以及由OPA2228组成的带通滤波器。首先通过L2、C6、C7进行阻抗匹配，将信号接入到TA31136中，再通过芯片的内部混频器与本振进行混频，信号从3脚输出后通过455k的陶瓷滤波器提取差频信号，再通过5脚进入芯片进行幅度控制，信号经过鉴频电感进行鉴频后获得基带信号，从9脚输出。为了提高信号的信噪比，本系统采用TI高精度运算放大器OPA2228搭建了3阶高通、3阶低通组成的带通滤波器，其上下限截止频率分别为5kHz和100Hz，带内增益为1。为了保证带内平坦度，滤波器采用巴特沃斯逼近。

本实施例的基带信号处理器采用CML Microcircuits公司的CMX7042解调芯片，该芯片能够实现GMSK信号的产生与接收，本系统主要用其接收功能。芯片工作在接收模式的时候，能够实现GMSK信号的解调、NRZI解码、HDLC解码、消息缓冲等功能，能够将基带信号直接转化为AIS数据流，极大的简化了AIS接收机系统的设计。如图9为该芯片的硬件配置电路。两个信道的信号通过16、18引脚进去芯片的解调通道，电阻R27、R28、C32以及R29、R30、C34与内部的放大器一起构成了一倍的反相放大器，并且实现了一阶滤波。FPGA通过CMX7042的SPI引脚42、43、46、48实现对芯片的配置和数据流的读取。CMX7042需要稳定的时钟，频率为9.6MHz或者19.2MHz，本系统采用时钟管理系统提供的高稳定度的19.2MHz航海专用的IVT3205CE晶振作为芯片的工作时钟。

如图10，本实施例的主控芯片是FPGA，FPGA芯片Altera公司的EP4CE55F23I7，该芯片具有丰富的逻辑资源并且内嵌NIOS Ⅱ嵌入式处理器，能够实现复杂的算法。本系统通过FPGA，实现了锁相环芯片的控制、基带解调芯片的配置、数据处理以及数据传输等功能。为了辅助FPGA正常工作，系统还增加了SDRAM作为外挂存储器，JTAG作为系统的下载接口，EPCS作为FPGA的程序存储器，50MHz时钟作为FPGA的备用时钟。其中，SDRAM采用IS62WV51216，EPCS采用Altera公司的EPCS64。

为了将采集的数据实时上传到上位机，实现AIS信号的实时显示，本实施例设计了串口模块，如图11所示。CMOS电平转RS232串口电平采用了MAX232实现。

为了为整个AIS系统提供稳定可靠的时钟，本实施例设计了如图12所示的时钟管理系统。全局时钟由10MHz的温补晶振通过时钟扇出芯片产生，分别供给两路锁相环和FPGA，同时增加50MHz的普通有源晶振作为FPGA的备用时钟。CMX7042采用单独的19.2MHz温补晶振提供时钟，二次混频的本振采用11.0592MHz的无源晶振提供。

而且，由于本实施例的19.2MHz晶振输出高电平为2.85V，所以需要如图13所示的通过TI公司的高速非门SN74AHC1G04进行电平转换后，再进入CMX7042系统。晶振频谱稳定度为1ppm。

而且，本实施例的全局时钟采用1ppm频率稳定度的温补晶振，通过TI公司的高速时钟扇出芯片CDCLVP1204获得四路LVDS电平的相干时钟，通过交流耦合的方式输出。

电源模块是AIS系统的能量来源和基准，是设计的重点，本实施例设计了如图15所示的电源管理系统。首先，系统的总电源来自外部供给的12V电压，该电压通过两路TI公司的开关电源模块PTH08T230WAD分别获得3.3V和1.2V，分别作为FPGA的IO电压和内核电压，FPGA的PLL系统需要的2.5V电压通过3.3V电压利用TPS79625获得。通过开关电源模块LMZ34002获得一路-6.5V电压，通过线性稳压芯片LM337稳定到-5V，供给整个除了FPGA模块以外的其他模块。系统通过LM1117转化，获得5V电压，供给除了FPGA模块以外的其他模块。ADF4351需要3.3V的供电，因此采用了TPS79633将5V转化为3.3V获得。

并且，为了提高各子模块电源的隔离度，本实施例在每个子系统的电源输入接口处采用了磁珠进行EMI滤波。为了提高电源的稳定度，在每个芯片的电源入口处都采用了10uF、0.1uF的电容进行去耦处理，并且对于ADF4351等射频芯片，还增加了10nF进行进一步滤波处理。

为了减小FPGA模块和其他模块的相互干扰，提高接收机系统的精度与可靠性，本实施例采用了如图16所示的电气隔离措施。采用TI的数字隔离器ISO7240，将FPGA模块和其他模块的通信信号进行隔离，保证各自的回路，防止相互干扰。

如图17所示，在FPGA模块内部，通过FPGA的硬件，实现了ADF4351的初始化，通过FPGA的内嵌软核，实现了CMX7042的配置和数据的读取，并且将数据通过串口上传到上位机，SDRAM也是通过NIOSⅡ软核实现与FPGA的通信的。ADF4351与FPGA通过SPI时序实现通信，FPGA通过硬件仿SPI时序，对ADF4351进行配置。CMX7042的数据接口是C_BUS，通过调用NIOSⅡ软核内部的模块，现实对CMX7042的FI文件的下载和初始化，并且在CMX7042的数据缓存区读取AIS数据流。FPGA也是通过调用NIOSⅡ软核的串口模块，实现与上位机的通信的。

图18为本实施例的上位机界面AISRecorder_v1.3。AIS系统将AIS信号通过下变频、基带处理后获得AIS报文的码流，通过串口发送到上位机。上位机读取AIS数据，在如图18的界面上显示出来。为了配合高频雷达的方向图校准和目标识别比对，界面显示了AIS的MMSI号、报文号、船名、经纬度、航向、航速、转向率、船首向以及目的地等信息。通过上位机，可以清楚地了解附近船只的航行信息。

本发明的工作过程为：系统开机后，FPGA读取EPCS中存储的程序，进行FPGA相应功能的配置。FPGA程度读取完毕后，首先通过SPI总线给两路锁相环发送指令，产生相应的本振信号进行一次混频。FPGA同时对CMX7042进行配置，首先通过C_BUS总线给芯片下载FI文件，启动芯片，接下来再发送指令对芯片进行配置，将之配置为接收模式。模拟前端接收天线耦合的AIS信号，进行放大器、滤波、增益控制后，基于ADF4351产生的本振信号进行一次混频，再通过TA31136进行二次下变频和鉴频后获得基带GMSK信号。CMX7042配置成功后，会不断检测输入的GMSK信号是否有启动码，一旦启动码出现，自动进行基带信号的解调、数据的解码、校验等，最终产生AIS数据流，存在芯片的内部缓冲区。FPGA实时读取CMX7042缓冲区的数据，通过串口将数据传输到上位机。上位机将接收到的数据进行报文解读，通过界面AISRecorder_v1.3实时显示出来，完成整个AIS信号的接收过程。

本文中所描述的具体实施例仅仅是对本发明精神作举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。