具有用于非平面晶体管器件的保护环结构的集成电路

摘要

本申请提供了一种具有保护环的集成电路。集成电路可以包括对随机噪声源敏感的功能电路系统。该功能电路系统可以使用非平面晶体管器件(诸如鳍式场效应晶体管即FinFET器件)形成。可以提供帮助功能电路系统与干扰噪声源隔离的非平面保护环。该非平面保护环可以包括使用扩散区的长矩形条和/或较小交错的L形扩散区形成的边缘。L形扩散区的至少两列多个联锁对或至少一列相错的L形扩散区可以沿着非平面保护环的边缘形成，以帮助确保沿着该边缘的邻近的L形扩散区之间适当的噪声泄漏保护。

说明书

本申请声明2015年8月27日申请的美国专利申请号为14/837,992的优先权，其在此以参考方式被全部合并于此。

技术领域

本申请涉及集成电路，以及更特别地，涉及具有保护环的集成电路。

背景技术

集成电路一般包括数字电路系统、模拟电路系统、和/或其他在半导体衬底中形成的功能电路系统。在典型的情形中，集成电路之中的内部电路系统通过输入-输出焊盘被耦接至外部设备。噪声能够通过焊盘从外部设备潜在地泄露到内部电路系统。经由输入-输出焊盘进入集成电路的噪声或集成电路中从一个有源/干扰源电路到另一个受害者电路的噪声能够使电路性能降级，特别是在高速应用中。

为了提供更好的噪声隔离，经常提供具有保护环的集成电路。例如，保护环可以围绕内部电路系统形成，以帮助阻挡来自外部设备的噪声泄漏进入集成电路中。如另一个示例，保护环可以围绕敏感电路形成，以将该敏感电路与噪声隔离或与集成电路上的附近的电路系统生成的干扰隔离。

在具有平面互补金属-氧化物-半导体(CMOS)晶体管(即，具有在平面衬底上方的栅氧化层衬垫上形成的多晶硅栅导体的晶体管)的集成电路上形成的传统的保护环通过在平面衬底中植入掺杂剂形成，以在相同掺杂类型的阱中构建扩散区。例如，p+扩散区在p-阱中形成以形成p+保护环，反之，n+扩散区在n-阱中形成以形成n+保护环。高密度欧姆接触直接在n+/p+扩散区上形成以帮助使扩散区被偏置到合适的电压电平。以此种方法形成的传统的保护环可以作为围绕被隔离的特定电路的固体连续(即，无损坏)环结构形成。

为了提供在较小工艺节点处的晶体管器件的改进控制，多栅极“非平面”晶体管结构诸如鳍式场效应晶体管(FinFET)已经被开发。但是，FinFET的制造设计规则限制了扩散区的宽度。因此，在具有FinFET器件的集成电路上形成的保护环不能作为固体连续环结构形成，并且将会因此显示出沿着保护 环外围的间隙。通过这些间隙传播的噪声能够严格地限制电路性能，尤其当衬底显示低电阻时，衬底显示低电阻是典型用于FinFET的加工工艺。

本文中在此背景下提出了实施例。

发明内容

提供了包括诸如鳍式场效应晶体管(FinFET)的非平面晶体管或其他类型的多栅极器件的集成电路。根据一个实施例，集成电路可以包括围绕非平面晶体管形成和被配置为消除非平面晶体管和保护环外侧的电路系统之间的任何直接噪声泄漏路径的保护环。

保护环可以具有外围并且可以包括沿着其外围形成的多个离散的扩散区域。沿着其外围的第一边缘可以包括基本矩形的扩散区条。沿着其外围的第二边缘可以包括多个交错的(interleaved)非矩形扩散区。交错的非矩形扩散区可以是L形扩散区、T形扩散区、Z形扩散区、十字形扩散区，或其他适当形状的扩散区。

在一个适当安排中，多个交错的非矩形扩散区可以包括成对的联锁(interlocking)L形扩散区。在另一个适当安排中，多个交错的非矩形扩散区可以包括相错的(staggered)L形扩散区。如果期望的话，保护环的第二边缘可以进一步包括附加的多个交错的非矩形扩散区，其中该多个交错的非矩形扩散区和附加的多个交错的非矩形扩散区各自互相横向偏移，以帮助消除通过非平面保护环的任何直接噪声泄漏路径。

提供本概要仅仅为了总结若干示例实施例的目的，以便提供对此中所述的主题的若干方面的基本理解。因此，将会意识到上述特征仅仅是示例，并且不应该被解释为以任何方式使此中所述的主题的范围或精神变窄。此中所述的主题的其他特征、方面、以及优势将会从下面的详细说明书、附图、和权利要求书变得显而易见。

附图说明

图1是根据一个实施例的包括保护环结构的说明性集成电路的图示。

图2是根据本发明的一个实施例的说明性平面晶体管的透视图。

图3是根据本发明的一个实施例的说明性非平面晶体管的透视图。

图4是示出围绕平面晶体管器件形成的保护环结构的俯视图。

图5是示出根据一个实施例的能够围绕非平面晶体管器件形成的保护环结构的俯视图。

图6是示出根据一个实施例的具有使用多个扩散列形成的边缘的说明性保护环的俯视图。

图7是根据一个实施例的具有L形扩散区联锁对的说明性保护环列的图示。

图8是根据一个实施例的图7的保护环扩散列的透视图。

图9是根据一个实施例的具有相错的L形扩散区的说明性保护环列的图示。

图10是根据一个实施例的图9的保护环扩散列的透视图。

具体实施方式

本发明的实施例涉及集成电路，以及更特别地，涉及具有保护环的集成电路。本领域的技术人员将会认识到，本示例性实施例可以在没有这些具体细节的某些或全部的情况下被实施。在其他情形中，为了不造成不必要的模糊本发明，熟知的操作没有被详细描述。

集成电路包括在半导体衬底(诸如硅衬底)中形成的电路系统。集成电路上的电路系统可以对从片外泄漏进入集成电路中的噪声或由集成电路内相邻电路生成的噪声是敏感的。这种类型的噪声能够使集成电路的性能降级并且尤其是对于高速系统的关键因素。为了提供噪声保护，在衬底中形成的有时被称为保护环的噪声隔离结构可以用来通过阻断噪声、泄漏电流、和/或其他干扰源将电路系统的区域互相隔离。

图1示出一种集成电路，该集成电路包括数字电路系统12、模拟电路系统14、和在衬底(例如，p型硅衬底)中形成的其他电路系统。集成电路10可以包括输入-输出(I/O)电路系统，诸如在集成电路10的每一侧上形成的I/O电路系统18。I/O电路系统18可以包括焊盘和允许集成电路10与外部(片外)组件通信的其他I/O块。

噪声可以通过I/O电路系统18从外部组件泄漏至集成电路10上。初级保护环，诸如保护环16，可以围绕内部电路系统(例如，数字电路系统12、模拟电路系统14等)以阻止来自外部组件的噪声影响内部电路系统的操作。

模拟电路系统14可以每个具有专用保护环，诸如保护环16’。保护环16’ 可以用于将模拟电路系统和数字电路系统隔离，以便模拟电路系统和数字电路系统之间的干扰被最小化。外围模拟电路系统，诸如模拟电路系统14’，可以被放置在集成电路10的拐角处。如果期望的话，模拟电路系统14’可以每个具有各自的专用保护环16’。一般地，任何对噪声或其他干扰敏感的电路系统可以被保护环围绕以帮助敏感电路系统与不期望的噪声源隔离。

保护环可以在具有平面晶体管的集成电路或具有非平面晶体管的集成电路中形成。由于在一片衬底上建造平面晶体管和非平面晶体管的方法不同，在具有平面晶体管的集成电路上的保护环和在具有非平面晶体管的集成电路上的保护环可以被施加不同的结构和制造要求。图2和图3帮助说明平面晶体管和非平面晶体管之间的基本差异。

平面晶体管，诸如平面晶体管300在图2中示出。晶体管300可以在半导体衬底302(例如，p型硅衬底)中形成。导电栅极结构306(例如，多晶硅栅导体)可以被配置在衬底302上。扩散区304-1和304-2可以在衬底302的表面中的栅极结构306的每一侧上形成。区域304-1和304-2可以作为用于晶体管300的源-漏区域。直接位于栅导体306下方以及源-漏区域304-1和304-2之间的衬底302的部分可以作为晶体管300的沟道。衬底302中不是晶体管扩散或沟道区域的区域可以被浅沟槽隔离结构308占据，该浅沟槽隔离结构308用介电材料诸如氧化硅填充。

图3示出根据本发明的一个实施例的非平面晶体管的透视图。如图3中所示，晶体管310可以在半导体衬底312上形成。晶体管310可以具有包括鳍部分314-1和314-2的鳍形部件，该鳍形部件与衬底312集成，并且从衬底312的表面突出。导电栅极结构316可以被配置在衬底312上方并且环绕突出的鳍部件的一部分。被栅极结构316覆盖的鳍的该部分可以作为晶体管310的沟道区域，而在栅极316的两侧的鳍部件的部分(例如，鳍部分314-1和314-2)可以作为晶体管310的源-漏区域。衬底312中不是源-漏区域或沟道区域的区域可以被介电材料层318(例如，氧化硅层)占据。用这种方式形成的晶体管310因此有时被称为鳍式场效应晶体管(FinFET)或“多栅极”晶体管。

图4为示出围绕平面晶体管器件形成的保护环结构的俯视布局图。这种类型的保护环有时被称为平面保护环。如图4中所示，n沟道金属-氧化物-半导体(NMOS)晶体管(诸如NMOS晶体管410)和p沟道金属-氧化物-半导 体(PMOS)晶体管(诸如PMOS晶体管420)在半导体衬底400(例如，p型硅衬底)中形成。NMOS晶体管410在p阱418中形成，而PMOS晶体管420在n阱418中形成。在此特定示例中，n阱418在p阱408内形成。p阱408一般使用p+阱分接头(tap)412被偏置到接地电源供应电压Vss，而n阱418使用n+阱分接头422被偏置到正电源供应电压Vcc。一般地，多于一个PMOS晶体管能够在n阱418内形成，并且多于一个NMOS晶体管能够在p阱408内形成(如点411所示)。

深n阱(诸如深n阱406)可以在p阱408下方形成。平面n+保护环404能够在深n阱406上方形成并且围绕p阱408。n+保护环404是在n阱中形成的n+扩散区。n+扩散区通过在n+扩散区上直接形成的多个高密度欧姆接触被偏置到正电源供应电压。平面p+保护环402能够围绕n+保护环404形成。P+保护环402是在p型衬底400中或在单独的p阱中直接形成的p+扩散区。p+扩散区通过在p+扩散区上直接形成的多个高密度欧姆接触被偏置到接地电源供应电压。

如图4中所示，可以形成n+平面保护环404和p+平面保护环402作为围绕NMOS和PMOS晶体管的固体完整墙结构(例如，能够形成n+平面保护环404作为连续环形n+扩散区，而能够形成p+平面保护环402作为连续环形p+扩散区)。

图5是示出能够围绕非平面晶体管器件(例如，FinFET器件或多栅极器件)形成的保护环结构的俯视图。这种类型的保护环因此有时被称为非平面保护环或FinFET保护环。N沟道非平面晶体管可以在p阱中形成，而p沟道非平面晶体管可以在n阱中形成。

在图5的示例中，n+非平面保护环404’可以围绕p阱形成。对比于用于形成平面保护环的加工工艺，用于制造非平面集成电路结构的制造设计规则限制能够在半导体衬底中形成的单一扩散区的最大宽度。如图5中所示，保护环404’的每个扩散区可以具有在其长度L(诸如，例如，形成保护环404’的顶部边缘和底部边缘的连续扩散区)上无限制，但是可以具有在其最大允许宽度W上有限制。因为在单独邻近的扩散区之间需要存在(如由加工工艺设置的设计规则约束支配的)最小间距，保护环404’的左边缘和右边缘可以显示间隙500，噪声或其他干扰源通过间隙500能够潜在地进入保护环404’内部的非平面晶体管组件或从保护环404’内部的非平面晶体管组件离开(如 箭头502和504所示)。因此期望提供改进的非平面保护环结构用于阻止这种类型的噪声泄漏。

根据本发明的一个实施例，提供能够用于使非平面晶体管(诸如FinFET)有效屏蔽噪声泄漏的非平面保护环。图6是示出具有利用多个扩散列和多个扩散行形成的边缘的说明性非平面保护环600的俯视图。非平面保护环600可以用于隔离在n阱中形成的p沟道FinFET器件和在p阱中形成的n沟道FinFET器件。

如图6中所示，保护环600的顶部边缘可以使用扩散区的两个连续行(或条)形成(例如，相邻的扩散条602-1和602-2)。每个扩散条602可以具有任何适当长度L，但是可以被限制到(如由FinFET设计/制造约束设置的)最大宽度W。保护环600的顶部边缘的总宽度可以由扩散条602的行的数量设置。例如，可以通过使用三行或更多行扩散条602形成较厚的边缘。如果期望的话，可以通过仅使用一行扩散条602形成较薄的边缘。可以以相似的方式使用一行或更多行扩散条形成保护环600的底部边缘。扩散条602的每行是相邻的扩散区。

还参考图6，保护环600的左边缘可以使用离散的扩散区的两列形成(例如，第一扩散列604-1和第二扩散列604-2)。在图6的示例中，每个扩散列604可以包括多个交错的(interleaved)L形扩散区606。每个个体L形扩散区606可以显示与最大扩散宽度W相等或小于最大扩散宽度W的高度，并且因此将满足与FinFET和其他类型的非平面或多栅极晶体管器件的制造相关的设计规则约束。

尽管仍然可以有在单列604中邻近的L形区域606之间存在的诸如间隙610的间隙，两个扩散列中的L形区域606可以横向偏移，以确保对于噪声没有直接路径以通过保护环600的左边缘泄漏(如箭头612所示)。保护环600的左边缘的总宽度可以通过扩散列604的数量设置。例如，较厚的边缘可以通过使用三列或更多列的横向偏移扩散列604形成。保护环600的右边缘可以以相似的方式使用一列或更多列的L形扩散区606形成。如果期望的话，为了均匀性，保护环600的顶部边缘和底部边缘也可以使用L形扩散区沿着保护环的整个外围形成。此中所述的术语“行”和“列”仅仅是说明性的，并且有时能够根据保护环606的取向被可交换地使用。

以这种方式配置，保护环600可以用于有效地将敏感电路系统与衬底噪 声隔离，和/或用于有效地阻止保护环内的电路系统生成的噪声影响保护环外侧附近的电路的性能。此外，保护环600也可以用于减小体电阻，其能够帮助使保护环内的非平面晶体管之间的阈值电压变化最小化。在其他情形中，保护环600可以用于非故意地防御有时能够在集成电路10(图1)的输入-输出引脚出现的高频信号下冲(undershoot)或过冲(overshoot)，并且能够因此帮助防御电路闩锁。

图7示出保护环扩散列604的一种适当安排，该保护环扩散列604包括L形扩散区606的联锁对。如图7中所示，L形扩散区606的每对可以关于彼此相互翻转(例如，联锁的L形区域的每对可以关于彼此相互对称)。多栅极结构，诸如栅导体700，可以在扩散区606上方形成。

图8是图7的保护环扩散列的透视图。如图8的透视图中所示，两个源-漏鳍结构607可以在每个扩散区606中的栅导体700下方形成。在保护环中形成栅导体700有助于在集成电路上遵守多晶硅密度要求，而形成鳍结构607以与集成电路上剩余的晶体管结构保持一致。每个扩散区的宽度W(有时被称为“定义氧化层”或OD区域)可以由能够在每个扩散区形成的鳍的数量限制。鳍的数量有时被称为指数量或“扩散网格(diffusion grid)”(DG)数量，其限制单个扩散区的最大宽度。在图8的示例中，最大宽度被限制到2个扩散网格。这仅仅是说明性的并且不用于限制本发明的范围。在其他实施例中，每个扩散区606可以包括多于两个指、至少四个指、八个或更多个指等。

参考回到图7，可以形成电接触以将扩散区606和栅导体700偏置到电源供应电压Vsup(如加点路径702所图示说明的)。例如，n型FinFET保护环可以具有被偏置到正电源供应电压(例如，Vsup被设置到正电源供应电压Vcc)的结构。如另一个示例，p型FinFET保护环可以具有被偏置到接地电源供应电压(例如，Vsup被设置到接地电压Vss)的结构。如果期望的话，电压Vsup可以被调整到Vcc和Vss之间的某个中间电压电平，被调整到大于Vcc的某个升高的电压电平，或被调整到小于Vss的某个负电压电平，以确保非平面保护环的适当操作。

图7的列安排可以显示联锁的L形区域606的每个邻近的对之间的间隙610。间隙610的存在可以需要沿着非平面保护环的特定边缘形成至少两个扩散列604，在此处两列彼此互相横向偏移(如图6的双列边缘实施例中所示)，以帮助阻挡能够潜在地通过那些间隙传播的噪声。

图9示出保护环扩散列604’的另一个适当安排，该保护环扩散列604’包括相错的L形区域606。如图9中所示，每个相继的L形区域606可以彼此相互垂直地相错。多栅极结构，诸如栅导体700，可以在扩散区606上方形成。在该相错的配置中形成的，在列604’内邻近的L形区域606之间的所有直接噪声泄漏路径被有效地消除。因此，该相错的安排允许针对仅一个扩散列604’沿着非平面保护环的特定边缘形成，而仍然提供令人满意的噪声隔离。

图10是图9的保护环扩散列的透视图。如图10的透视图中所示，两个源-漏鳍结构607可以在每个扩散区606中的栅导体700下方形成。图10的示例也被限制到两个扩散网格。这仅仅是说明性的并且不用于限制本发明的范围。在其他实施例中，每个扩散区606可以包括多于两个鳍、至少四个鳍、八个或更多个鳍等。

参考回到图9，可以形成电接触以将扩散区606和栅导体700偏置到电源供应电压Vsup(如加点路径703所图示说明的)。例如，包括相错的扩散列604’的n型FinFET保护环可以具有被偏置到正电源供应电压(例如，Vsup被设置到正电源供应电压Vcc)的结构。如另一个示例，包括相错的扩散列604’的p型FinFET保护环可以具有被偏置到接地电源供应电压(例如，Vsup被设置到接地电压Vss)的结构。如果期望的话，电压Vsup可以被调整到Vcc和Vss之间的某个中间电压电平，被调整到大于Vcc的某个升高的电压电平，或被调整到小于Vss的某个负电压电平，以确保非平面保护环的适当操作。

一般地，非平面保护环的一个或更多个边缘可以使用图7和图8的扩散列形成或可以使用图9和图10中所示的扩散列形成。如果期望的话，非平面保护环的一个边缘可以使用图7和图8的扩散列形成，而非平面保护环的另一个(相对的)边缘可以使用图9和图10的扩散列形成。换句话说，图7-10的配置可以被组合到单个实施例中。

图6-10的实施例中，非平面保护环600使用矩形扩散条以及L形扩散区形成，仅仅是说明性的并且不用于限制本发明的范围。如果期望的话，能够使用其他形状的扩散区，诸如短矩形扩散段、T形扩散区、Z形扩散区、十字形扩散区、其他非矩形扩散区、或其他适当形状的扩散区。一般地，非平面保护环的不同类型，诸如n型FinFET保护环、p型FinFET保护环、np型FinFET保护环、pnp型FinFET保护环、或npn型FinFET保护环，可以使用结合图6-10描述的配置类型形成，以有助于为集成电路上的非平面晶体管器件提供 期望的噪声隔离。

到此为止的实施例是已经关于集成电路描述的。此中所述的方法和装置可以被合并到任何适当的电路中。例如，它们可以合并到多种类型的器件中，诸如可编程逻辑器件、应用专用标准产品(ASSP)、和专用集成电路(ASIC)。可编程逻辑器件的示例包括可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑器件(EPLD)、电可擦除可编程逻辑器件(EEPLD)、逻辑单元阵列(LCA)、复杂可编程逻辑器件(CPLD)、和现场可编程门阵列(FPGA)，仅举几例。

在本文一个或更多个实施例中所述的可编程逻辑器件可以是数据处理系统的一部分，其包括一个或更多个以下组件：处理器；存储器；IO电路系统；和外围器件。数据处理可以被用在各种各样的应用中，诸如计算机网络、数据网络、仪表、视频处理、数字信号处理、或期望使用可编程或重复可编程逻辑的优势的任何适当的其他应用。可编程逻辑器件可以用于执行各种不同的逻辑功能。例如，可编程逻辑器件可以被配置为与系统处理器协同工作的处理器或控制器。可编程逻辑器件也可以被用做仲裁器，用于仲裁对数据处理系统中的共享资源的访问。在另一个示例中，可编程逻辑器件可以被配置为处理器和系统中其他组件中的一个之间的接口。在一个实施例中，可编程逻辑器件可以是阿尔特拉公司(ALTERA Corporation)所拥有的器件家族中的一个。

附加实施例：

附加实施例1.一种集成电路，其包括：非平面晶体管；围绕所述非平面晶体管的保护环，所述保护环被配置为消除所述非平面晶体管和所述保护环外侧的电路系统之间的任何直接噪声泄漏路径。

附加实施例2.如附加实施例所述的集成电路，其中所述非平面晶体管包括鳍式场效应晶体管(FinFET)。

附加实施例3.如附加实施例1所述的集成电路，其中所述保护环具有外围并且包括沿着其外围形成的多个离散扩散区。

附加实施例4.如附加实施例3所述的集成电路，其中在所述多个离散扩散区中的邻近的扩散区之间存在间隙。

附件实施例5.如附加实施例4所述的集成电路，其中所述多个离散扩散 区包括L形扩散区。

附加实施例6.如附加实施例5所述的集成电路，其中所述多个离散扩散区进一步包括大体上比所述L形扩散区长的矩形扩散条。

附加实施例7.如附加实施例1所述的集成电路，其中所述保护环具有包括多个交错的非矩形扩散区的边缘。

附加实施例8.如附加实施例7所述的集成电路，其中所述多个交错的非矩形扩散区包括从以下项组成的组中选择的非矩形扩散区：L形扩散区、T形扩散区、Z形扩散区、和十字形扩散区。

附加实施例9.如附加实施例1所述的集成电路，其中所述保护环具有包括联锁L形扩散区对的边缘。

附加实施例10.如附加实施例1所述的集成电路，其中所述保护环具有包括相错的L形扩散区的边缘。

附加实施例11.一种在包括非平面晶体管的集成电路上形成的保护环，其包括：第一保护环边缘，所述第一保护边缘包括多个交错的非矩形扩散区；以及第二保护环边缘，所述第二保护边缘包括多个交错的非矩形扩散区。

附加实施例12.如附加实施例11所述的保护环，其中所述第一保护环边缘和第二保护环边缘是所述保护环的相对的边缘。

附加实施例13.如附加实施例11所述的保护环，其进一步包括：包括矩形扩散区的第三边缘。

附加实施例14.如附加实施例13所述的保护环，其进一步包括：包括矩形扩散区的第四边缘，其中所述第三边缘和第四边缘是所述保护环的相对的边缘。

附加实施例15.如附加实施例13所述的保护环，其中所述多个交错的非矩形扩散区包括从以下项组成的组中选择的扩散区：L形扩散区、T形扩散区、Z形扩散区、和十字形扩散区。

附加实施例16.一种非平面保护环，其包括：边缘，所述边缘包括多个交错的非矩形扩散区；至少两个鳍结构，所述至少两个鳍结构在所述多个交错的非矩形扩散区中的每个扩散区中形成；以及栅极结构，所述栅极结构在所述多个交错的非矩形扩散区中的每个扩散区中的至少两个鳍结构上方形成。

附加实施例17.如附加实施例16所述的非平面保护环，其中所述多个交 错的非矩形扩散区包括从以下项组成的组中选择的扩散区：L形扩散区、T形扩散区、Z形扩散区、和十字形扩散区。

附加实施例18.如附加实施例16所述的非平面保护环，其中所述多个交错的非矩形扩散区包括联锁L形扩散区对。

附加实施例19.如附加实施例16所述的非平面保护环，其中所述多个交错的非矩形扩散区包括相错的L形扩散区。

附加实施例20.如附加实施例所述的非平面保护环，其中所述边缘进一步包括：附加的多个交错的非矩形扩散区，其中所述多个交错的非矩形扩散区和所述附加的多个交错的非矩形扩散区各自互相横向偏移，以消除通过所述非平面保护环的任何直接噪声泄漏路径。

前述的内容仅仅说明本发明的原理，并且本领域的技术人员能够做出各种修改。前述的实施例可以单独实施或以任意组合实施。