一种基于FPGA实现万兆以太网电口传输的方法及系统

摘要

本发明公开了一种基于FPGA实现万兆以太网电口传输的方法及系统，属于无线传输领域。将万兆以太网电口传输技术应用在扩展单元与远端单元的传输之间，且主要实现部分在扩展单元的FPGA内部完成，扩展单元采用CPU+FPGA+万兆PHY芯片的平台架构，实现无线光口信号到万兆以太网电口信号的转发，在原有架构的FPGA内部添加接口处理模块配合外部的万兆PHY芯片完成相应工作，与现有技术相比，该技术的应用能在一定程度上提高无线传输领域中系统的传输带宽，使组网方式更加灵活，并且能使POE供电得以实现，并且基于原有架构已有的FPGA上实现，减小了实现成本和开发难度。

说明书

技术领域

本发明涉及无线传输领域，特别是涉及一种基于FPGA实现万兆以太网电口传输的方法及系统。

背景技术

随着城市移动用户的高速发展以及高层，大型建筑物的不断增加，系统容量和覆盖要求不断上升，使得室内分布系统得到大量应用。在无线传输技术高速发展的后4G时代，基于铁塔公司多网多模共建的大环境下，三大运营商必将朝向更加深厚的覆盖方向发展，未来室内深度覆盖的投入将持续增加。然而传统有源室分系统存在带宽有限，设计复杂，施工困难等问题，如何解决这些问题是牵引技术演进的关键。在此前提下，新型室内分布产品向着多频多模、智能化、小型化方向发展是必然趋势，这就需要传输媒介能支持更大的速率，更高的带宽，以及更方便的施工。

万兆以太网传输技术相对于传统快速以太网技术，以其更高的带宽，可以更好的满足新型室分方案对带宽的需求，并提供更加灵活的组网方式。采取用网线传输，其施工便携的特点，深受用户喜爱，可以满足更方便施工的需求。另外，使用电口技术，采用网线传输的方式,还可以为设备提供POE(Power Over Ethernet)供电的实现机会。因此，将万兆以太网电口传输技术应用在无线传输系统中是非常有意义的。

发明内容

本发明提出了一种将万兆以太网电口传输技术应用于无线传输系统中的方法，此处以新型室内分布系统为例，但不仅限于新型室内分布系统。此方法可以达到提高新型室内分布系统传输带宽，并且使施工方式更加便捷的目的，同时为POE(Power OverEthernet)供电的实现提供机会。

一种基于FPGA实现万兆以太网电口传输的方法，下行链路时，所述方法包括以下步骤：

步骤S1、扩展单元通过光口获得接入单元发送的数据，然后通过其内部的FPGA中的SERDES接口模块进行串并转换；

步骤S2、FPGA中的CPRI模块按照标准的CPRI协议，采用帧结构逐级嵌套的模式，将光口发送过来的数据封装到CPRI帧中；

步骤S3、组好的CPRI帧发送到FPGA中的XGMII接口模块，此模块主要包含将CPRI帧封装到XGMII核接口时序中及实现XGMII接口时序到万兆PHY芯片的XFI接口的转换两部分，转换为万兆PHY芯片对接的接口时序，广播至各个电口中，FPGA完成了光口信号到万兆以太网电口信号的转换工作，进而广播至所有的远端单元。

其中，所述步骤S1，具体为：

扩展单元接收与近端单元相连的光口得到的正交调制信号数据，根据实际总带宽，定义串并转换后的数据位宽和工作时钟，通过其内部的FPGA中的SERDES接口模块实现时钟恢复和串并转换。

其中，所述步骤S2，包括：

SERDES模块将转换后的数据给CPRI模块解帧，分离输出各路信号数据和监控数据，监控数据和本地的监控数据进行轮询进入CPU，将其他相应的监控数据及信号数据按照标准的CPRI协议，采用帧结构逐级嵌套的模式封装到CPRI帧中。

其中，在步骤S1之前，还包括：

根据设备支持的业务种类具体情况，选择接入单元接入扩展单元的光口总带宽，选择光口工作的系统时钟频率，基础光口帧频率，及数据位宽，并计算出各路业务数据在基础帧中所占字节数。

其中，所述XGMII接口模块主要包含64b/66b编码，时钟恢复及包含一个高速SERDES转换模块，此部分工作可用逻辑代码加高速SERDES核模块实现，也可以直接有XGMII硬核实现。

其中，在CPRI模块按照标准的CPRI协议将光口发送的数据封装到CPRI帧时，此处定义在每个基础帧的第1列，包含用于同步检测的帧头信息、制式组合类型、光口编号信息和特征值等监控信息，如果需要定义新的监控信息可以占用特征值的位置。

一种基于FPGA实现万兆以太网电口传输的方法，上行链路时，所述方法包括以下步骤：

步骤S1、扩展单元中的万兆PHY芯片接收各个与远端单元相连的电口获得的上行数据，然后发送给FPGA中的XGMII接口模块；

步骤S2、解封装CPRI帧信号分别分离出监控数据和信号数据，监控数据轮询进入CPU，同时，将各路信号数据求和，将输出的监控数据和信号数据通过CPRI模块组帧后，通过SERDES模块送入上行光口；

步骤S3、通过光口传输给接入单元，实现万兆以太网电口信号到光口信号的转发。

其中，在上行的扩展单元的收端，根据万兆PHY芯片发送的单比特万兆信号通过协议转换恢复是有可能会出现数据错位的情况，添加自动判断恢复的并行数据是否错位，并恢复的机制。

一种基于FPGA实现万兆以太网电口传输的系统，包括接入单元、扩展单元及远端单元，多个外界信源通过耦合器引入接入单元相应的射频接口，所述接入单元通过光纤与扩展单元连接，所述扩展单元通过网线与远端单元连接；

所述扩展单元硬件采用CPU+FPGA+万兆PHY芯片的平台架构，要完成的功能包括实现光电转换、数字中频信号与宽带信号合路，合路后的数字信号需要以一定的格式进行重新组帧，并通过网线传输多个远端单元，并且将各个电口接收的上行数字信号分路，分离的数字中频信号通过激光器光电转换后传输给接入单元；

所述CPU主要完成对各业务芯片的配置和监控工作，并通过FPGA和上级基站交互控制、管理信息；同时，控制部分提供调试网口、LED灯指示、单盘复位等供单盘调试和故障定位，并通过本地数据总线和地址总线实现对外部存储器的访问，完成系统自启动、程序加载以及数据存储等功能；

所述万兆PHY芯片的主要功能是将数据通过电口方式传输到远端单元，以及通过电口接收远端单元发送的数据；

所述FPGA的主要功能是实现无线光口信号到万兆以太网电口信号的转发，FPGA包括CPU接口模块、SERDES接口模块、CPRI模块、以及XGMII接口模块；

所述XGMII接口模块下行时通过多位到更多位的串并转换与增添帧头帧尾的方式，并对形成的数据流进行编码，然后多位到单位的并串转换，实现CPRI协议帧到XFI接口的转换。

有益效果：

本发明将万兆以太网电口传输技术应用在扩展单元与远端单元的传输之间，其主要实现部分在扩展单元的FPGA内部完成，扩展单元采用CPU+FPGA+万兆PHY芯片的平台架构，实现无线光口信号到万兆以太网电口信号的转发。在原有架构的FPGA（现场可编程逻辑阵列芯片）内部添加接口处理模块配合外部的万兆PHY（物理层接口）芯片完成相应工作，与现有技术相比，该技术的应用能在一定程度上提高无线传输领域中系统的传输带宽，使组网方式更加灵活，有减少开发成本，提高实现效率的优势。并且能使POE供电得以实现，从而简化工程施工难度，降低使用成本。

附图说明

图1是下行链路时一种基于FPGA实现万兆以太网电口传输的方法流程图。

图2是上行链路时一种基于FPGA实现万兆以太网电口传输的方法流程图。

图3是一种基于FPGA实现万兆以太网电口传输的系统组网方式框图。

图4是扩展单元单盘原理框图。

图5是FPGA内部顶层架构图。

具体实施方式

下面结合附图和实施例对本发明技术方案进行详细说明。

实施例1

本发明提出了一种将万兆以太网电口传输技术应用于无线传输系统中的方法，此处以新型室内分布系统为例，但不仅限于新型室内分布系统。此处介绍的新型室内分布系统是一种直接耦合基站信号的覆盖解决方案，主要由接入单元（AU，Access Unit）、扩展单元（EU， Extended Unit）、远端单元(RU，Remote Unit)三部分组成。本系统支持多种组网方式，此处以星型组网方式为例，多个信源通过耦合器引入接入单元相应的射频接口，接入单元同扩展单元进行星型连接，具体的组网方式如附图3所示。

如图4所示，本发明的实现方法主要在扩展单元的的FPGA配合外部的万兆PHY芯片实现，通过在系统原有架构的FPGA（现场可编程逻辑阵列芯片）内部添加接口处理模块配合外部的万兆PHY（物理层接口）芯片实现无线光口信号到万兆以太网电口信号的转发。 FPGA内部主要分为CPU接口模块，CPRI（Common Public Radio Interface，通用公共无线电接口）模块，SERDES（并串转换器）接口模块，XGMII（10Gb独立于媒体的接口）接口模块几个部分，如果需要扩展多口万兆以太网传输功能，则可添加FPGA扩展数据接口模块。整个FPGA内部顶层结构如附图5所示。

如图1所示，一种基于FPGA实现万兆以太网电口传输的方法，下行链路时，所述方法包括以下步骤：

步骤S1、扩展单元通过光口获得接入单元发送的数据，然后通过其内部的FPGA中的SERDES接口模块进行串并转换；

步骤S2、FPGA中的CPRI模块按照标准的CPRI协议，采用帧结构逐级嵌套的模式，将光口发送过来的数据封装到CPRI帧中；

步骤S3、组好的CPRI帧发送到FPGA中的XGMII接口模块，此模块主要包含将CPRI帧封装到XGMII核接口时序中及实现XGMII接口时序到万兆PHY芯片的XFI接口的转换两部分，转换为万兆PHY芯片对接的接口时序，广播至各个电口中，FPGA完成了光口信号到万兆以太网电口信号的转换工作，进而广播至所有的远端单元。

本发明将万兆以太网电口传输技术应用在扩展单元与远端单元的传输之间，其主要实现部分在扩展单元的FPGA内部完成，扩展单元采用CPU+FPGA+万兆PHY芯片的平台架构，实现无线光口信号到万兆以太网电口信号的转发。在原有架构的FPGA（现场可编程逻辑阵列芯片）内部添加接口处理模块配合外部的万兆PHY（物理层接口）芯片完成相应工作，与现有技术相比，该技术的应用能在一定程度上提高无线传输领域中系统的传输带宽，使组网方式更加灵活，有减少开发成本，提高实现效率的优势。并且能使POE供电得以实现，从而简化工程施工难度，降低使用成本。

其中，所述步骤S1，具体为：

扩展单元接收与近端单元相连的光口得到的正交调制信号数据，根据实际总带宽，定义串并转换后的数据位宽和工作时钟，通过其内部的FPGA中的SERDES接口模块实现时钟恢复和串并转换。

其中，所述步骤S2，包括：

SERDES模块将转换后的数据给CPRI模块解帧，分离输出各路信号数据和监控数据，监控数据和本地的监控数据进行轮询进入CPU，将其他相应的监控数据及信号数据按照标准的CPRI协议，采用帧结构逐级嵌套的模式封装到CPRI帧中。

在各子模块的工作过程中，下行方向，首先，在步骤S1之前，根据设备支持的业务种类具体情况，选择接入单元接入扩展单元的光口总带宽，选择光口工作的系统时钟频率，基础光口帧频率，及数据位宽，并计算出各路业务数据在基础帧中所占字节数。例如，此单盘最大支持总带宽为10G，此处以10G满配为例，则光口接收的业务信号总的有效传输带宽为10Gbps * 0.8 = 8 Gbps，定义光口系统工作时钟为250M，数据位宽为32位。SERDES接口模块接收光口发送过来的串行信号，并按照定义好的位宽和速率转换为并行信号。然后CPRI模块按照标准的CPRI协议，采用帧结构逐级嵌套的模式，将光口发送过来的数据封装到CPRI帧中。此处定义在每个基础帧的第1列，包含用于同步检测的帧头信息、制式组合类型、光口编号信息和特征值等监控信息，如果需要定义新的监控信息可以占用特征值的位置。组好的CPRI帧发送到XGMII接口模块中，此模块主要包含将CPRI帧封装到XGMII核接口时序中，及实现XGMII接口时序到PHY芯片的XFI接口的转换两部分。首先，生成缓存FIFO（先入先出队列），在输入方向，将CPRI模块发送过来的码速为250M，位宽为32位的有效数据按照有效指示信号写入相应的缓存FIFO中。在输出方向，根据FIFO缓存中存够一个XGMII帧足够的字节数（此长度可以根据实际需求定义，此处以满配10G为例，定义XGMII帧长为256个时钟）为指示，按照64位位宽，156.25M的码速率，在读取端，读取数据。并在每一帧的帧头添加“000000FB00000000”作为帧头，在每一帧的帧尾添加“00000000000000FD”作为帧尾，也就是每在数据总线上放一个帧头，连续读256个数据，然后放一个帧尾信号。并生成相应的指示信号，发送给XGMII接口到XFI接口的转换部分。此部分主要包含64b/66b编码，时钟恢复及包含一个高速SERDES转换模块，此部分工作可用逻辑代码加高速SERDES核模块实现，也可以直接有XGMII硬核实现。SERDES核输出10G串行电信号给万兆PHY芯片中，至此，FPGA完成了无线信号到万兆以太网电口信号的转换工作。

实施例2

实施例2与实施例1的区别在于，实施例1是下行时基于FPGA实现万兆以太网电口传输的方法，而实施例2是上行时基于FPGA实现万兆以太网电口传输的方法。

上行工作过程为下行的逆过程，唯一不同的是，在上行的扩展单元的收端，根据万兆PHY芯片发送的单比特万兆信号由于速率比较高，通过协议转换恢复是有可能会出现数据错位的情况，添加自动判断恢复的并行数据是否错位，并恢复的机制。具体操作方法为根据实际测试特殊数组的方式，统计可能错位的几种方式，在检测到数据信号的错误指示位不对时，进入调整模块进行调整。

如图2所示，本发明所述的一种基于FPGA实现万兆以太网电口传输的方法，上行链路时，所述方法包括以下步骤：

步骤S1、扩展单元中的万兆PHY芯片接收各个与远端单元相连的电口获得的上行数据，然后发送给FPGA中的XGMII接口模块；

步骤S2、解封装CPRI帧信号分别分离出监控数据和信号数据，监控数据轮询进入CPU，同时，将各路信号数据求和，将输出的监控数据和信号数据通过CPRI模块组帧后，通过SERDES模块送入上行光口；

步骤S3、通过光口传输给接入单元，实现万兆以太网电口信号到光口信号的转发。

实施例3

本实施例是系统实施例，与上述方法实施例1、2属于同一技术构思，在本实施例中未详尽描述的内容，请参见上述方法实施例1、2。

如图3-5所示，本发明所述的一种基于FPGA实现万兆以太网电口传输的系统，包括接入单元、扩展单元及远端单元，多个外界信源通过耦合器引入接入单元相应的射频接口，所述接入单元通过光纤与扩展单元连接，所述扩展单元通过网线与远端单元连接；

所述扩展单元硬件采用CPU+FPGA+万兆PHY芯片的平台架构，要完成的功能包括实现光电转换、数字中频信号与宽带信号合路，合路后的数字信号需要以一定的格式进行重新组帧，并通过网线传输多个远端单元，并且将各个电口接收的上行数字信号分路，分离的数字中频信号通过激光器光电转换后传输给接入单元；

所述CPU主要完成对各业务芯片的配置和监控工作，并通过FPGA和上级基站交互控制、管理信息；同时，控制部分提供调试网口、LED灯指示、单盘复位等供单盘调试和故障定位，并通过本地数据总线和地址总线实现对外部存储器的访问，完成系统自启动、程序加载以及数据存储等功能；

所述万兆PHY芯片的主要功能是将数据通过电口方式传输到远端单元，以及通过电口接收远端单元发送的数据；

所述FPGA的主要功能是实现无线光口信号到万兆以太网电口信号的转发，FPGA包括CPU接口模块、SERDES接口模块、CPRI模块、以及XGMII接口模块；

所述XGMII接口模块下行时通过多位到更多位的串并转换与增添帧头帧尾的方式，并对形成的数据流进行编码，然后多位到单位的并串转换，实现CPRI协议帧到XFI接口的转换。

FPGA的主要功能是实现扩展单元与远端单元之间宽带信息的传输，在下行链路中，接收与近端单元相连的光口得到的正交调制信号数据，根据实际总带宽，定义串并转换后的数据位宽和工作时钟，通过SERDES（并串转换器）接口模块实现时钟恢复和串并转换，然后经过CPRI（Common Public Radio Interface，通用公共无线电接口）模块进行协议封装，再通过万兆接口模块也就是XGMII接口模块再次进行串并转换，进一步扩宽位宽，降低码速率，并添加帧头帧尾信号，并进行编码，转换为万兆PHY芯片对接的接口时序，广播至各个电口中，同时将光口的监控数据发给CPU，将其他相应的监控数据通过万兆接口广播至所有的远端模块；在上行链路，首先通过万兆接口模块，接收各个与远端单元相连的电口得到的上行数据，进行接口协议转换，并根据错误指示信号判断收取的数据有无错位的发生，判断是否需要对XGMII接口模块解出的CPRI帧信号进行调整。如有错误信号，进入帧结构调整模块，如果没有，直接输出下一级。解出调整好的CPRI帧信号中的数据信号，将各路信号进行求和，通过SERDES接口模块送给光口，并且接收来自所有远端单元的监控数据，整个工作流程大体为下行链路的逆过程。

上述实例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其它的任何未违背本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化均应为等效的置换方式，都包含在本发明的保护范围之内。