一种基于与门、或门与选择器的抗辐射容错电路设计方法

摘要

本发明属于集成电路领域，涉及抵抗辐射的电路设计方法，具体涉及一种基于与门、或门与选择器的抗辐射容错电路设计方法。本发明用一个与门、一个或门和一个2选1选择器构造一个比较表决电路，然后将被保护电路的主输出与冗余输出分别与比较表决电路两个输入端口相连，当被保护电路因辐射导致其主输出与冗余输出数值不同时，比较表决电路输出维持原值，不会输出被保护电路可能错误的输出值。经测试实验结果表明，本发明与三模冗余方案的错误发生次数都较少而且相当，它们的抗辐射能力接近，但本发明的面积和功耗比三模冗余方案的面积和功耗小的比较多。

说明书

技术领域

本发明属于集成电路领域，涉及抵抗辐射的电路设计方法，具体涉及一种基于与门、或门与选择器的抗辐射容错电路设计方法。

背景技术

随着工艺尺寸的减少，芯片里的集成电路在高层太空或近地球空间越来越容易受到重粒子或质子辐射影响而产生错误。研究显示，辐射如果发生在电路节点，可能引起单粒子瞬态脉冲，改变电路节点的逻辑状态。该单粒子瞬态脉冲引起的错误值传导至存储器还可能被捕捉存储。所以单粒子瞬态脉冲会改变电路节点的逻辑状态，可能造成电路功能错误。因此，本领域有关工作实践中需要提出抵抗辐射的电路设计方法。

现有技术的抗辐射集成电路的设计方法主要包含多模冗余、纠错码和抗辐射存储单元等，其中，多模冗余方法以三模冗余技术为代表，使用冗余电路模块和多数表决电路屏蔽错误电路模块的输出，但这种方法会带来很大的面积开销；纠错码方法以汉明码为代表，通过计算编码的校验值，定位错误比特的位置；抗辐射存储单元方法以双重互锁存储单元为代表，在基本存储单元结构的基础上增加额外晶体管和相互绞合的互连线，增强敏感节点的抗辐射能力；但纠错码和抗辐射存储单元会带来较大的面积开销，并降低电路性能。

基于此，本申请的发明人拟针对集成电路，提出一种基于与门、或门与选择器的抗辐射容错电路设计方法。

与本发明相关的参考文献有：

[1]Baumann R.Soft Errors in Advanced Computer Systems[J],IEEE Transactions onDevice and Materials Reliability,2005,22(3),pp.258-266

[2]Oliveira R.,Jagirdar A.,Chakraborty T.J.：A TMR Scheme for SEU Mitigation in ScanFlip-Flops[C]，in International Symposium on Quality Electronic Design,2007,pp.905–910

[3]Tausch H.J.Simplified Birthday Statistics and Hamming EDAC[J],IEEE Transactionson Nuclear Science,2009,56(2),pp.474–478

[4]Calin T.,Nicolaidis M.,Velazco R.Upset hardened memory design for submicronCMOS technology[J],IEEE Transactions on Nuclear Science,1996,43(6),pp.2874–2878

[5]S.Yang.Logic Synthesis and Optimization Benchmarks User Guide,Research TrianglePark,NC:Microelectronics Center of North Carolina(MCNC),1991。

发明内容

本发明的目的是针对集成电路，提出一种抵抗辐射的电路设计方法，尤其是一种基于与门、或门与选择器的抗辐射容错电路设计方法。

本发明使用一个与门、一个或门和一个2选1选择器构造一个比较表决电路；该比较表决电路的两个输入端分别与被保护电路一个主输出和一个冗余输出相连；当被保护电路的主输出与冗余输出数值相同，比较表决电路输出被保护电路的主输出数值，但当被保护电路因辐射导致其主输出与冗余输出数值不同时，比较表决电路输出维持原值，不会输出被保护电路可能错误的输出值。

具体而言，本发明的一种基于与门、或门与选择器的抗辐射容错电路设计方法包含两个步骤，下面分别加以详述。

步骤1：按照图1所示电路结构，采用传统集成电路设计方法设计比较表决电路，

按图1所示电路结构，设计比较表决电路，图1包含一个与门A1、一个或门A2和一个2选1选择器M1；与门A1的输入端口是I1与I2，输出端口是O，实现逻辑与电路功能，或门A2的输入端口是I1与I2，输出端口是O，实现逻辑或电路功能；2选1选择器M1的输入端口是I1与I2，输出端口是O，选择端口是S；在选择器M1中，当S值为0时，O值为I1的值；当S为1时，O值为I2的值；图1中的与门A1、或门A2和2选1选择器M1都可采用传统集成电路设计方法实现；图1中，当n1与n2值相同时，n7会输出n1值，例如，当n1与n2都为0时，n5与n6值都为0，所以不管n7以前值是0还是1，选择器M1都会输出0，即n7值将会为0；同理，当n1与n2都为1时，n5与n6值都为1，所以不管n7以前值是0还是1，选择器M1都会输出1，即n7值将会为1；图1中，当n1与n2值不同时，n7会维持以前值，例如，当n1与n2都为0时，n7为0，假设下一时刻n1因辐射从0变成1，n2还是保持为0，则n5为0，n6为1，由于n7以前值为0，选择器M1仍然会输出0，即n7值将保持为0，不会输出错误值1；同理，当n1与n2都为1时，n7为1，假设下一时刻n1因辐射从1变成0，n2还是保持为1，则n5为0，n6为1，由于n7以前值为1，选择器M1仍然会输出1，即n7值将保持为1，不会输出错误值0；

步骤2：将被保护电路的主输出与冗余输出分别与比较表决电路输入端口(图1中的n1与n2)相连，

其中，采用的一种方法是将被保护电路复制成两份，一份是主电路，另一份是冗余电路，主电路和冗余电路的功能完全相同；主电路和冗余电路的输出分别与比较表决电路输入端口相连，如图2所示，图2中，被保护电路1是主电路，被保护电路2是冗余电路，主电路与冗余电路功能完全相同，但电路结构可以相同也可不同；正常情况下，主电路输出与冗余电路输出相同，比较表决电路会输出主电路的输出值，假设主电路因辐射导致输出错误，但冗余电路输出保持正确，则比较表决电路输出n7仍然会保持冗余电路的输出值，即正确值；假设冗余电路因辐射导致输出错误，但主电路输出保持正确，则比较表决电路输出n7仍然会保持主电路的输出值，即正确值；

采用的另一种方法是将被保护电路输出端口连接上偶数(如2,4,6,8,…)个反相器构成冗余输出端，而被保护电路原输出端口作为主输出端，将主输出与冗余输出分别与比较表决电路输入端口相连，如图3所示，图3中，被保护电路的主输出是n1，连接两个反相器的输出n2是冗余输出，当被保护电路因辐射导致主输出n1出现错误时，该错误因为多个反相器的延迟作用，不会立即出现在n2，所以n2还是暂时维持在正确值；由于n1与n2值暂时不同，比较表决电路输出n7暂时仍然会保持原来的正确值；如果n1在错误经反相器出现在n2之前，因辐射效应消失恢复为原来的正确值，则当n2出现错误时，n1已经恢复为正确值；由于n1与n2值不同，比较表决电路输出n7仍然会保持原来的正确值；最后，当n2因辐射效应消失也恢复为正确值后，n1与n2值相同，比较表决电路输出n7仍然保持正确值，图3中，被保护电路冗余输出n2所连接反相器的数量是2，但也可以是其他偶数，如4,6,8…；冗余输出所连接反相器的数量应保证这些反相器产生的延迟大于辐射脉冲的时长，才能使比较表决电路输出保持正确值。

本发明具有以下优点：

(1)本发明提出一种由与门、或门和选择器构成的比较表决电路，当被保护电路受辐射影响导致其主输出值与冗余输出值不同时，该表决电路会维持原来的正确值，不会输出错误值，从而使被保护电路具有抗辐射容错特性。

(2)本发明的比较表决电路仅包含一个与门、一个或门和一个2选1选择器，用该比较表决电路保护复杂电路时，产生的额外面积开销小，带来的额外延迟短。

附图说明

图1为本发明的比较表决电路的示意图。

图2为两份功能完全相同的被保护电路与比较表决电路相连的电路结构示意图。

图3为一份被保护电路与比较表决电路相连的电路结构示意图。

具体实施方式

实施例1面积、功耗和抗辐射能力比较实验

测试实验结果：

实验中，首先采用传统标准电路设计方法实现6个无抗辐射能力的基准测试电路bigkey,dsip,S38417,S13207.1,S15850.1,S38584.1[5]，然后再用三模冗余方案和本发明分别实现这些基准测试电路，使之具有抗辐射能力；分别对这些采用不同方案实现的基准测试电路随机辐射1000次，测试所得的错误发生次数、面积和功耗平均值如表1所示；表1中的面积和功耗经过了归一化处理，其数值是相对于本发明方案所实现电路的面积和功耗的倍数；从表1的测试实验结果表明，本发明与三模冗余方案的错误发生次数都较少而且相当，所以它们的抗辐射能力接近，但本发明的面积和功耗比三模冗余方案的面积和功耗小的比较多。

表1面积、功耗和抗辐射能力比较

方案错误发生次数面积功耗无抗辐射能力的传统标准设计方法2560.950.88本发明的抗辐射设计方法411三模冗余的抗辐射设计方法62.882.82

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