一种适用于低电容密度电容测试结构的版图布局方法

摘要

一种低电容密度电容测试结构的版图布局方法，低电容密度电容测试结构包括位于外边框中的器件和金属衬垫组；其中，器件在版图平面上两者重叠摆放在金属衬垫组正下方；器件包括金属线、作为电容的上极板多晶硅栅、作为电容的下极板有源区、位于上下极板间的氧化隔离层和通孔；其中，金属衬垫组包括与有源区相连的第一金属衬垫、与多晶硅栅相连的第二金属衬垫，以及测试时仅与探针组中测试探针相连的第三金属衬垫；在测试时，通过探针组中相应的测试探针给第二金属衬垫加电位由于第二金属衬垫与多晶硅栅相连避免引入寄生电容，且将第三金属衬垫的内层金属层去掉以避免引入寄生电容。

说明书

技术领域

本发明涉及集成电路制造领域，尤其涉及一种应用于低电容密度电容测试结构的版图布局优化方法。

背景技术

由于高压平台工作电压高，器件栅氧厚度厚(高压栅氧厚度～1000Α；低压栅氧厚度～80Α)，受电性测试机台精度的限制，高压MOS电容想准确测试，从公式C＝(εS)/(4πkd)看，需大面积两极板正对面积。

其中：

ε：介质介电电常数(相对介电常数)

δ：真空中的绝对介电常数＝8.86×F/m

k：静电力常量，k＝8.9880×10，单位：Nm/C(牛顿·米²/库仑²)

π：3.1415926……

S：两极板正对面积

d：两极板间垂直距离

然而，高压MOS栅氧电容测试结构，要准确测试所需面积大约10⁴um²。对于此类低电容密度MOS栅氧电容测试结构，如果摆放在金属衬垫之间器件会与衬垫重叠，衬垫和器件之间会产生寄生电容。

通常，高压MOS电容值约E^-12F～E^-11F；金属衬垫与多晶硅栅间的寄生电容C＝(εS)/d≈E^-13F～E^-12F，寄生电容对测试值影响一般在10％左右。

本领域技术人员清楚，对于此类低电容密度测试器件，需考虑到金属衬垫对器件影响，传统的布线方法采用加长测试模块长度来摆放器件。

请参阅图1，图1传统的低电容密度MOS电容布局方式示意图。其中，1为外边框(frame)；2为金属线；3为多晶硅栅(电容的上极板)；4为有源区(电容的下极板)，上下极板间是氧化隔离层；5为通孔。如图所示，该金属布线方法通过增加测试模块长度将器件摆放在所有金属衬垫的后方，即同测试探针相接触的12个Pad(Pad1,Pad2,…Pad12,)与器件平铺布置，这种通过增加高压MOS栅氧电容测试结构占用芯片面积的方法，电容密度低，所需面积大，不利于节省切割道及芯片面积。

因此，对于高压MOS栅氧电容测试结构，业界急需通过对其版图的布局优化来降低寄生电容，显得至关重要。

发明内容

为了克服以上问题，本发明旨在提供一种应用于低电容密度测试结构的版图布局优化方法，该方法通过将器件与金属衬垫重叠排布，在不改变器件版图设计和工艺流程的前提下，大大节省了切割道面积；且通过布局优化降低寄生电容，提高了测试精度。

为实现上述目的，本发明的技术方案如下：

本发明提供一种低电容密度电容测试结构的版图布局方法，所述低电容密度电容测试结构包括位于外边框中的器件和金属衬垫组；所述器件包括金属线、作为电容的上极板多晶硅栅、作为电容的下极板有源区、位于上下极板间的氧化隔离层和通孔；其中，所述金属衬垫组包括与所述有源区相连的第一金属衬垫、与所述多晶硅栅相连的第二金属衬垫，以及测试时仅与所述探针组中测试探针相连的第三金属衬垫；其包括：

将所述器件摆放在所述金属衬垫组正下方，在版图平面上两者重叠；

在测试时，通过所述探针组中相应的测试探针给与所述第二金属衬垫加和所述多晶硅栅相同的电压，以避免引入寄生电容；其中，所述第一金属衬垫和所述第三金属衬垫与所述探针组中各自相应的测试探针相接触。

优选地，所述第一金属衬垫不与多晶硅栅重叠；所述第二金属衬垫和所述第三金属衬垫位于多晶硅栅的上方。

优选地，所述第一金属衬垫、所述第二金属衬垫和所述第三金属衬垫为多个。

优选地，所述第一金属衬垫通过所述通孔与所述有源区相连。

优选地，分别位于所述有源区上方的多个所述第一金属衬垫间通过所述金属线相连。

优选地，所述探针组包括12个测试探针。

优选地，所述的低电容密度电容测试结构的版图布局方法还包括，将所述第三金属衬垫的内层金属层去掉以避免引入寄生电容。

从上述技术方案可以看出，本发明提供的低电容密度电容测试结构的版图布局优化方法，通过改动和删除后道金属线，实现器件与金属衬垫重叠排布，大大节省器件占用切割道的面积，相较于现有技术的版图布局方法可节省50％的切割道面积。

附图说明

图1为现有技术中低电容密度MOS电容的布局方式示意图

图2为本发明实施例中低电容密度MOS电容测试结构的版图布局方式示意图

具体实施方式

体现本发明特征与优点的实施例将在后段的说明中详细叙述。应理解的是本发明能够在不同的示例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及图示在本质上当做说明之用，而非用以限制本发明。

以下结合附图，通过具体实施例对本发明的低电容密度电容测试结构的版图布局方法作进一步详细说明。如前所述，本发明通过改善器件金属布局方法，在不改变器件版图设计和工艺流程的前提下，大大节省了器件占用切割道的面积。

请参阅图2，图2为本发明实施例中低电容密度MOS电容测试结构的版图布局方式示意图。如图所示，与现有技术相同的是，本发明低电容密度电容测试结构位于外边框1中的器件和金属衬垫组；该器件包括金属线2、作为电容的上极板多晶硅栅3、作为电容的下极板有源区4、位于上下极板间的氧化隔离层和通孔5；其中，该金属衬垫组包括与有源区4相连的第一金属衬垫、与金属线2相连的第二金属衬垫，以及测试时仅与探针组中测试探针(图未示)相连的第三金属衬垫。

与现有技术不同的是，在本发明实施例中，是将器件摆放在第一金属衬垫、第二金属衬垫和第三金属衬垫正下方，在版图平面上两者重叠(如图2所示)。通常情况下，探针组包括12个测试探针，同测试探针相接触的12个Pad(Pad1,Pad2,…Pad12,)均被布置在器件的上方。较佳地，第一金属衬垫位于有源区的上方；第二金属衬垫和第三金属衬垫位于多晶硅栅的上方。

此外，12个Pad(Pad1,Pad2,…Pad12,)中可以包括至少一个第一金属衬垫、第二金属衬垫和第三金属衬垫。也就是说，第一金属衬垫、第二金属衬垫和第三金属衬垫可以根据需要设计为多个。

请参阅图2，图2为本发明实施例中低电容密度MOS电容测试结构的版图布局方式示意图。在本发明的实施例中，低电容密度电容测试结构的版图布局方法还可以包括将第三金属衬垫的内层金属层去掉以避免引入寄生电容。如图所示，6表示没有删除金属层的衬垫；7表示删除内层金属的衬垫。没有删除金属层的衬垫6为第一金属衬垫和第二金属衬垫，删除了内层金属的衬垫7为第三金属衬垫。

具体地，在一些较佳的实施例中，本发明的低电容密度电容测试结构的版图布局方法可以包括如下步骤：

首先，将多晶硅栅3通过金属线2和第二金属衬垫Pad2引出，使第二金属衬垫Pad2与多晶硅栅3同电位可消除第二金属衬垫Pad2与多晶硅栅3间的寄生电容(也可通过多个第二金属衬垫Pad与多晶硅栅3共接来消除寄生电容)。

然后，将有源区4通过引线连接到与器件多晶硅栅3无重叠的第一金属衬垫Pad1和/或第一金属衬垫Pad12上。较佳地，第一金属衬垫Pad1和第一金属衬垫Pad12直接通过通孔与有源区4相连，第一金属衬垫Pad1和第一金属衬垫Pad12间通过引线连接。

最后，将与器件多晶硅栅重叠而未与多晶硅栅共接的第三金属衬垫(如图2所示，Pad(Pad3,Pad4,…Pad11,)的底层金属删除保留顶层金属，避免引入寄生电容。

在测试时，通过探针组中相应的测试探针给与器件重叠的第二金属衬垫Pad2加和多晶硅栅3相同的电位，来避免引入寄生电容；其中，第一金属衬垫Pad1和Pad12和第三金属衬垫Pad3,Pad4,…Pad11与探针组中各自相应的测试探针相接触。

综上所述，本发明提供的布局方法所用面积只相当于传统排列面积的1/2，很好的节省了芯片面积。

以上的仅为本发明的实施例，实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。