核脉冲信号峰值采样的多路并行数字多道分析系统

摘要

本发明公开了一种核脉冲信号峰值采样的多路并行数字多道分析系统，所述系统包括：N路时间常数可调微分成形电路，用于将N路任意波形的核脉冲信号调为对应的N路微分成形信号；N路微分时间常数调节器，用于将每一路微分成形电路的时间常数进行调节；N路峰顶选通触发电路，用于将微分成形信号转化为触发信号；N路峰顶保持时间调节器，根据不同的核脉冲信号调整峰顶保持时间；数字多道脉冲幅度分析器，以FPGA为核心，用以实现脉冲抗堆积、计数率校正、基线估计、脉冲峰值提取、谱线归一化调节、谱线分离与总谱合成、微分成形时间调节和脉冲峰顶保持时间调节。

说明书

技术领域

本发明涉及核脉冲信号峰值采样的多路并行数字多道分析系统。

背景技术

当前核技术已在军工、能源、地质、医学、建材、环保、商检、考古、环境监测等领域得到了广泛的应用，因此如何高效、准确地采集和处理核脉冲信号，得到高分辨率的射线能谱已成为核仪器技术领域研究的热点。

模拟多路复用器(Multiplexer，简称MUX)，又称为模拟多路开关，其作用是将多路输入的模拟信号按照时分多路(TDM)的原理，分别与输出端连接，以使得多路输入信号可以复用一套后端的装置。因此，它被广泛应用于要求针对模拟信号控制和选择指定传输路径的电子系统中，例如多路并行输入的核脉冲信号采集系统。

通用的能谱分析系统主要有模拟型和数字型两大类。近年来，随着微电子技术的发展，高速、高分辨率的模数转换器件(AnalogtoDigitalConverter，简称ADC)和大规模的现场可编程门阵列(Field－ProgrammableGateArray，简称FPGA)得以实现，以上述器件为核心的数字多道能谱分析系统也相继被研制出来。数字多道系统通过数字滤波、数字脉冲反堆积和数字峰值保持等算法取代传统的模拟成形放大电路、峰值采样电路等，从而实现高计数率、低温漂和小型化，因此成为当前能谱分析系统的首选方案。

发明内容

为解决上述技术问题，本发明的目的是提供一种涉及核脉冲信号峰值采样的多路并行数字多道分析系统。

本发明的目的通过以下的技术方案来实现：

一种涉及核脉冲信号峰值采样的多路并行数字多道分析系统，该系统包括：N路时间常数可调微分成形电路、N路微分时间常数调节器、N路峰顶选通触发电路、N路峰顶保持时间调节器、数字多道脉冲幅度分析器、N路基线估计触发电路及N通道超高速模拟多路复用器；所述

N路时间常数可调微分成形电路，用于将N路任意波形的核脉冲信号调为对应的N路微分成形信号；

N路微分时间常数调节器，用于将每一路微分成形电路的时间常数进行调节；

N路峰顶选通触发电路，用于将微分成形信号转化为触发信号；

N路峰顶保持时间调节器，根据不同的核脉冲信号调整峰顶保持时间；

数字多道脉冲幅度分析器，以FPGA为核心，用以实现脉冲抗堆积、计数率校正、基线估计、脉冲峰值提取、谱线归一化调节、谱线分离与总谱合成、微分成形时间调节和脉冲峰顶保持时间调节。

与现有技术相比，本发明的一个或多个实施例可以具有如下优点：

采用高速模拟多路复用器，对不同通路的有效信号进行选通，避免了传统加权法噪声叠加，高计数率时探测效率变差的缺点。

设计多路时间常数可调的微分成形电路，避免了传统方法不能适用于任意波形的核脉冲信号的问题。

每一路设计独立的窗口比较电路，用来确定峰顶采样区间，避免传统方法脉冲计数通过率低的问题。

附图说明

图1是本发明专利的整体系统结构图；

图2(a)是N路时间常数可调的微分成形电路图；

图2(b)是微分时间常数调节器对每路微分成形电路调节结构图；

图3(a)是峰顶选通触发电路结构图；

图3(b)是N路峰顶导通时间调节、比较过程结构图；

图3(c)是N路峰顶导通时间调节器；

图4是基线估计触发模块结构图；

图5是脉冲抗堆积识别过程图；

图6是基线信号选通过程图；

图7是谱线归一化模块图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合实施例及附图对本发明作进一步详细的描述。

本实施例提供了一种涉及核脉冲信号峰值采样的多路并行数字多道分析系统(如图1所示)，包括：N路时间常数可调微分成形电路、N路微分时间常数调节器、N路峰顶选通触发电路、N路峰顶保持时间调节器、数字多道脉冲幅度分析器、N路基线估计触发电路及N通道超高速模拟多路复用器；所述

N路时间常数可调微分成形电路，用于将N路任意波形的核脉冲信号调为对应的N路微分成形信号；

N路微分时间常数调节器，用于将每一路微分成形电路的时间常数进行调节；

N路峰顶选通触发电路，用于将微分成形信号转化为触发信号；

N路峰顶保持时间调节器，根据不同的核脉冲信号调整峰顶保持时间；

数字多道脉冲幅度分析器，以FPGA为核心，用以实现脉冲抗堆积、计数率校正、基线估计、脉冲峰值提取、谱线归一化调节、谱线分离与总谱合成、微分成形时间调节和脉冲峰顶保持时间调节。

对于N路任意波形的核脉冲信号，其经图2(a)所示的N路时间常数可调的CR微分成形电路，得到对应的N路微分成形信号，信号的过零点与原始核脉冲信号的峰顶所在时刻对应，由于不同通路的核脉冲信号波形不同，因此可以采用图2(b)所示的微分时间常数调节器对每一路微分成形电路的时间常数进行调节。

N路微分成形信号经图3(a)所示峰顶选通触发电路得到N路触发信号。该电路以高速比较器为核心，构成窗口比较电路，通过设定微分信号的高、低电压比较阈值进而确定峰顶保持时间，比较过程如图3(b)所示。由于信号在电路中的传输存在一定的延时，因此为了保证峰顶信号完全被导通，应使触发阈值的上限略高于零点值。由于实际系统需要根据不同的核脉冲信号调整峰顶保持时间，因此设计了图3(c)所示的N路峰顶导通时间调节器。

本实施例中的数字多道脉冲幅度分析器以FPGA为核心，可以实现脉冲抗堆积、计数率校正、基线估计、脉冲峰值提取、谱线归一化调节、谱线分离与总谱合成、微分成形时间调节、脉冲峰顶保持时间调节等功能，其内部结构如图4所示。

其中脉冲抗堆积识别过程如图5所示：图中S1、S2……SN为N路原始核脉冲信号，D1、D2……DN为其对应的峰顶选通触发信，如果某一时刻，D1……DN中，至少有两个为高电平时，此时表征信号发生了堆积，因此对应时刻的脉冲抗堆积识别器被触发，产生脉冲堆积识别信号，进而使MUX不能选通当前时刻的信号，图中TA、TB时刻表示脉冲峰顶发生了堆积的情况，而其余未发生堆积的信号经MUX后输出总峰顶信号。

而传统的非峰顶选通方式输出的信号，由于每个通道的脉冲宽度的限制导致了总的输出信号会发生严重的堆积效应，而为了克服脉冲堆积的影响，就必须将每一个通道的信号整形为宽度较窄的脉冲信号，这就导致了弹道亏损，使得系统分辨率下降。因此，相比于传统方式，该峰顶选通的方式只采集峰值区间的信号而不采集整个信号，因此可以克服脉冲堆积的影响，大幅提高脉冲计数通过率，保证系统具有优异的能量分辨率。

为了对各通道进行基线估计，需要先对各通道的基线信号进行选通，过程如图6所示：MUX按照基线估计选择信号的时钟周期对N路信号进行选通切换，如果在某一时刻，总的峰顶触发信号为高电平，此时需要对峰顶信号进行相应操作，而基线信号暂不处理，因此对基线信号的提取进行延时操作，待峰顶选通信号变为低电平时再按之前的顺序对基线信号进行提取，得到的总基线信号如图6中所示。FPGA将采集到的各路基线信号的数值存储在相应通道的寄存器中，并分析得出各路中出现次数最多的数值，将该值作为各通道的基线值。

使用上述的峰顶选通与基线提取方案，可以实现单个MUX同时提取N路的峰顶信号与N路的基线信号，从而简化系统设计，提高效率。

由于每一路通道的电路都存在一定的差异，因此导致各通道的信号会有一定的误差，因此还需将总峰顶信号输入到FPGA通过图7所示谱线归一化模块进行参数校正，校正时根据各路峰顶选通信号确定出每一个信号所对应的道址，然后在谱线分离与合成时乘以相应通道的校正因子，从而得到准确的信号幅值。

虽然本发明所揭露的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。