具有垂直存储器部件的单片式三维(3D)集成电路(IC)(3DIC)

摘要

公开了具有垂直存储器部件(64)的单片式三维(3D)集成电路(IC)(3DIC)。具有用于块间布线的紧密间距的垂直单片式层间过孔(MIV)(68)和每个层(62)处用于块存取的复用器(70)的3D存储器交叉开关(66)架构被用来缩短整个导体的长度并且减少阻容(RC)延迟。对这样的长的交叉开关的消除减少了交叉开关的RC延迟并且通常改善性能和速度。此外，对长的水平交叉开关的消除使得导体布线更容易。具有其小的行程长度的MIV可以在不需要转发器的情况下工作(不同于长的交叉开关)，并且控制逻辑单元可以被用来基于使用配置存储体。

说明书

优先权要求

本申请要求享有于2013年10月23日递交的、序列号为61/894,541并 且名称为“MONOLITHICTHREEDIMENSIONAL(3D)INTEGRATED CIRCUITS(ICs)(3DICs)WITHVERTICALMEMORYCOMPONENTS, RELATEDSYSTEMSANDMETHODS”的美国临时专利申请的优先权，通 过引用方式将其全部内容并入本文。

本申请还要求享有于2014年1月10日递交的、序列号为14/152,248 并且名称为“MONOLITHICTHREEDIMENSIONAL(3D)INTEGRATED CIRCUITS(ICs)(3DICs)WITHVERTICALMEMORYCOMPONENTS, RELATEDSYSTEMSANDMETHODS”的美国专利申请的优先权，通过引 用方式将其全部内容并入本文。

技术领域

概括地说，本公开内容的技术涉及集成电路中的存储器系统。

背景技术

移动通信设备在当前的社会中已经变得常见。这些移动设备的流行是 部分地由现在在这样的设备上实现的许多功能来推动的。针对这样的功能 的需求增加了处理能力要求，并且产生了对于更强大的电池的需求。在移 动通信设备的外壳的有限空间内，电池与处理电路竞争。有限的空间对电 路内的功耗的控制和部件的持续微型化贡献了压力。虽然微型化在移动通 信设备的集成电路(IC)中已经是特别关注的，但是还发生对其它设备中 的IC的微型化的努力。

尽管微型化的努力已经大体上遵从摩尔定律而发展，但是通过使有源 部件缩小实现的空间节约几乎立即被添加另外的有源元件以提供增加的功 能的IC设计所抵消。在常规的二维(2D)设计中，IC内的有源元件已全 部被放置在单个有源层中，其中元件通过也在IC内的一个或多个金属层互 连。随着IC内有源元件的数量增加，用于实现元件之间的期望的互连的布 线要求变得越来越复杂。

布线互联中的困难在存储器元件内尤其地尖锐。也就是说，尽管较小 的存储器位元的确允许部件微型化，但是增加的功能需要更多可用的存储 器，并且因此越来越多的存储器位元被组装到每个设备的存储体中。随着 存储体内存储器位元的数量的增加，用于这样的位元的存取线(例如，位 线(BL)或者字线(WL))变得越来越长。随着存取线的长度变得更长， 对线进行布线的困难增加。通常，存储体可以利用根据块间布线、复用器 和转发器(repeater)构成的完全静态互补金属氧化物半导体(CMOS)织 物开关(fabricswitch)，以用于客户端到客户端的交互。使用这样的织物开 关使内存池得以免去金属布线拥塞。即使利用这样的织物开关，内存池也 需要交叉开关(有时被称为“xBar”)作为2D设计中的块间通信通道。这 些交叉开关占据大量的布线资源，所述大量的布线资源与顶层布线相竞争。 此外，这些交叉开关通常是毫米长的。这样的长度需要使用转发器，并且 具有与转发器相关联的大量的阻容(RC)延迟，限制了存储器存取(或者 块间通信)的时间。

发明内容

具体实施方式中公开的实施例包括具有垂直存储器部件的单片式三维 (3D)集成电路(IC)(3DIC)。还公开了相关的系统和方法。如本文使用 的，垂直存储器部件是被布置在IC内的垂直堆叠的层中的多个存储元 (memorycell)。3DIC可以通过使用垂直交叉开关在布置存储块和减少块 间导线长度方面提供显著的优点。块间导线长度的减少可以减少阻容(RC) 延迟。

就这一点而言，在一个示例性实施例中，公开了一种3DIC。3DIC包 括存储器结构。存储器结构包括多个层，每个层具有存储元。存储器结构 还包括跨越所述多个层的多个MIV。存储器结构还包括第一复用器，其被 安放在所述多个层之中的第一层中，并且耦合到所述多个层中的所述第一 层内的至少相应的存储元。存储器结构还包括第二复用器，其被安放在所 述多个层之中的第二层中，并且耦合到所述多个层中的第二层内的至少第 二相应的存储元。存储器结构还包括控制逻辑单元，其被配置为确定哪些 存储元是活动的(如果有的话)，并且基于这样的确定来重新配置对存储元 的使用。

在另一个示例性实施例中，公开了一种3DIC。该3DIC包括多个层， 每个层包括一个或多个客户端存储单元。3DIC还包括垂直交叉开关，其耦 合客户端存储单元，并且允许在其间进行通信。垂直交叉开关包括跨越所 述多个层的多个MIV。垂直交叉开关还包括与所述多个层中的每个层相关 联的至少一个复用器。垂直交叉开关还包括控制逻辑单元，其被配置为确 定哪些客户端存储单元是活动的(如果有的话)并且基于这样的确定来重 新配置对客户端存储单元的使用。

在另一示例性实施例中，公开了一种在3DIC中形成存储器结构的方 法。该方法包括将第一客户端存储单元放置在3DIC的第一层上。该方法还 包括将第二客户端存储单元放置在3DIC的第二层上。该方法还包括利用垂 直交叉开关来将第一客户端存储单元耦合到第二客户端存储单元。该方法 还包括提供控制逻辑单元，所述控制逻辑单元被配置为确定客户端存储单 元内的哪些存储元是活动的(如果有的话)，并且基于这样的确定来重新配 置对存储元的使用。

在另一个示例性实施例中，公开了一种3DIC。该3DIC包括存储器结 构。该存储器结构包括多个层，每个层具有存储元。该存储器结构还包括 跨越多个层的多个MIV。该存储器结构还包括用于进行复用的第一单元， 其被布置在所述多个层之中的第一层中，并且耦合到所述多个层中的第一 层内的至少相应的存储元。该存储器结构还包括用于进行复用的第二单元， 其被布置在所述多个层之中的第二层中，并且耦合到所述多个层中的第二 层内的至少第二相应的存储元。该存储器结构还包括用于进行控制的单元， 其被配置为确定哪些存储元是活动的(如果有的话)，并且基于这样的确定 来重新配置对存储元的使用。

在另一个示例性实施例中，公开了一种3DIC。该3DIC包括多个层， 每个层具有存储元。该3DIC还包括跨越所述多个层的多个MIV。该3DIC 还包括第一复用器，其被安放在所述多个层之中的第一层中，并且耦合到 所述多个层的第一层内的至少相应的存储元。该3DIC还包括第二复用器， 其被安放在所述多个层之中的第二层中，并且耦合到所述多个层中的第二 层内的至少第二相应的存储元。3DIC还包括控制逻辑单元，其被耦合到多 个MIV中的至少一个MIV，所述控制逻辑单元被配置为确定哪些存储元是 活动的(如果有的话)，并且基于这样的确定来重新配置对存储元的使用。

附图说明

图1是具有用于水平存储器结构的置乱交叉开关架构的示例性的常规 存储块的框图；

图2是具有用于水平存储器结构的输入-输出交叉开关架构的示例性的 常规存储块的框图；

图3是根据本公开内容的示例性实施例的、可以包括被布置在三维 (3D)存储体中的垂直存储器部件的3D集成电路(IC)(3DIC)的简化的 图解；

图4是可以被用作图3中的3DIC中的3D存储体的3D垂直存储器结 构的示例性实施例的简化的图解；

图5是图4的每层具有两个存储体的3D垂直存储器结构的简化的自顶 向下的视图；

图6是每层具有四个存储体的3D垂直存储器结构的示例性实施例的简 化的自顶向下的视图；

图7是每层具有八个存储体的3D垂直存储器结构的另一个示例性实施 例的简化的自顶向下的视图；

图8是用于在具有垂直交叉开关和水平交叉开关二者的3DIC中使用的 3D垂直存储器结构的替代的示例性实施例的简化的图；以及

图9是可以包括图4至图8的垂直存储器结构的示例性的基于处理器 的系统的框图。

具体实施方式

现在参考绘图，描述了本公开内容的若干示例性实施例。本文使用词 语“示例性的”来意指“充当示例、实例或者说明”。本文作为“示例性的” 来描述的任何实施例不必然地被解释为优选的或者比其它实施例有优势。

在具体实施方式中公开的实施例包括具有垂直存储器部件的单片式三 维(3D)集成电路(IC)(3DIC)。还公开了相关的系统和方法。如本文使 用的，垂直存储器部件是被布置在IC内的垂直堆叠的层中的多个存储元。 3DIC通过使用垂直交叉开关在布置存储块和降低块间导线长度方面可以提 供显著的优点。块间导线长度的降低可以降低阻容(RC)延迟。

就这一点而言，本文公开的实施例包括具有用于块间布线的紧密间距 的垂直单片式层间过孔(MIV)和用于块存取的在3DIC的每个层处的复用 器的3D存储器交叉开关架构。因为3DIC的层之间的垂直距离相对短，所 以可以减少或者消除较长的水平交叉开关。对这样的较长的交叉开关的消 除减少交叉开关的RC延迟，并且通常改善性能和速度。此外，对较长的水 平交叉开关的消除使导体布线更容易。具有其较小的行程长度(run-length) 的MIV减少了对于依赖转发器的需要(不同于长的交叉开关)，并且控制 逻辑单元可以被用来基于使用配置存储体。

在处理3D垂直存储体(其可以以这样的节省IC内的面积并且减少RC 延迟的方式被用在3DIC中)的实施例之前，下文首先参考图1和图2提供 了对常规的二维(2D)存储体的简要概述。下文参考图3开始对根据本公 开内容的示例性实施例的3D垂直存储体的讨论。

就这一点而言，图1是用于存储器结构10的置乱式交叉开关架构。存 储器结构10包括水平交叉开关12和客户端存储单元14。如示出的，存在 八个客户端存储单元14(0)至14(7)，尽管这可以被抽象为N个客户端存储 单元14。每个客户端存储单元14具有K位(未明确地示出)。利用置乱式 交叉开关，每个客户端存储单元14可以向每个其它客户端存储单元14进 行发送和从每个其它客户端存储单元14进行接收。为了完成该通信，水平 交叉开关12包括N×K个轨道，并且每个客户端存储单元14与相应的复 用器(MUX)16(在本文还被称为用于进行复用的单元)相关联。随着客 户端存储单元14的数量(即，N)的增大或者每个客户端存储单元14内的 位的数量(即，K)的增大，轨道的数量增大。随着轨道的数量的增大，更 难在IC内找到足够的面积来对轨道进行放置和布线。因此，水平交叉开关 12的长度增大。随着水平交叉开关的长度增大，与水平交叉开关相关联的 RC延迟增大，并且可能需要转发器(未示出)来确保信号到达恰当的目的 地。此外，长的水平交叉开关12具有电磁干扰(EMI)问题，其消极地影 响性能。尽管具有其水平交叉开关12的存储器结构10对于相对小数量的 客户端存储单元14是足够的，但是在较大的存储器结构中很快变得不切实 际。

与图1类似，图2示出了用于存储器结构20的输入输出式交叉开关架 构。存储器结构20包括水平交叉开关22和客户端存储单元24。在示例性 实施例中，存在M个客户端存储单元24(1)至24(M)，其中K位可用于每个 客户端。MUX26与每个客户端存储单元24(即，MUX26(0)至26(M-1)) 相关联。同样地，存在N个读客户端28(即，客户端28(1)至28(N))。因 此，水平交叉开关22是具有N×K个轨道的N×M的。这样的布置具有专 用于监听的客户端存储单元24和专用于对话的读客户端28。正如图1的存 储器结构10，该布置在布线拥塞和增加的RC延迟方面将导致实际的限制。

如上面提到的，具有多个轨道的2D水平交叉开关12、22对于所有轨 道产生过多的布线复杂度。此外，轨道变得越长，引入到存储器的操作中 的RC延迟就越大。这样的延迟通常是不期望的。

与具有水平交叉开关12、22的2D存储器结构10、20形成对照，本文 公开的实施例包括如下文更详细地讨论的3D垂直存储体。在示例性实施例 中，在在3DIC内具有MIV互连层的单片式3DIC内提供3D存储体。对3DIC 的使用允许以允许消除长的块间布线的方式来放置客户端存储单元。MIV 替换了这样的长的块间布线。因为MIV较短，所以存在较小的RC延迟。 例如，块间布线可以是毫米长的。相比之下，MIV可以是微米长的。这些 较短的路径显著地降低了RC延迟以及金属布线拥塞。此外，较短的MIV 可以在不需要转发器的情况下来操作。对转发器的消除节省了IC中的空间 和开销。此外，对转发器的消除还引起改善的存储器存取时间。因此，对 转发器的消除在电路设计中是积极的改变。

在对3DIC中的垂直存储器结构的示例性实施例进行解释之前，参考图 3来提供3DIC30的简要概述。就这一点而言，图3示出了3DIC30的简化 的横截面。3DIC30具有多个层32。层32可以通过氢切割或者其它单片层 形成方法来形成。关于示例性氢切割过程的更多信息，感兴趣的读者参考 于2013年2月12日递交的序列号为13/765,080的美国专利申请，通过引 用方式将其全部内容并入本文。

如上面提到的，对3DIC技术的使用允许3DIC30内的层32中的不同 的层执行不同的功能，并且在单个3DIC30中提供特定设备的所有功能。 例如，3DIC30可以是移动终端的RF收发机和控制器。因此，第一层34 包括传感器和其它大特征尺寸的元件。

继续参考图3，第二层36可以包括射频的、模拟的和/或功率管理集成 电路(PMIC)部件。第二层36可以被设计为是相对低噪声的，以使得进 入的RF模拟信号不失真。电磁(EM)屏蔽38可以被放置在第二层36和 第三层40之间。EM屏蔽38可以是由诸如石墨烯层的导电材料构成的。关 于3DIC中的石墨烯屏蔽的更多信息，感兴趣的读者参考于2013年2月12 日递交的序列号为13/765,061的美国专利申请，通过引用方式将其公开内 容的全部内容并入本文。

EM屏蔽38的存在帮助防止来自第一层34和第二层36的噪声影响第 三层40的低噪声特性。第三层40可以具有调制解调器或者其它控制器。 为了适应第三层40上的功能，可以选择第三层40的材料和设计，以提升 中等速度的架构。

继续参考图3，第四至第七层42、44、46和48可以是包括如下文参考 图4至图8进一步解释的根据本公开内容的示例性实施例的存储器结构的 存储器层。

在示例性实施例中，3DIC30的层是通过MIV50互相电耦合的。关于 MIV的更多信息，感兴趣的读者参考2013年IEEE/ACM亚洲南太平洋设 计自动化会议的会议记录的第681-686页中ShreedpadPanth等人的 “High-DensityIntegrationofFunctionalModulesUsingMonolithic3D-IC Technology”，通过引用方式将其全部内容并入于此。与TSV形成对照， MIV在直径上可以在100纳米以下的量级(即，比TSV的微米尺寸小得多) 并且有200纳米或者更浅的深度。此外，在示例性实施例中，多个层32中 的每个层可以近似为400纳米厚或者更薄。这些尺寸在图3的插图中示出。

就这一点而言，图4至图8提供了可以在3DIC(诸如3DIC10)中使 用的3D存储器结构的示例性实施例。与在2D中实现的可比数量的存储器 相比，3D存储器结构在3DIC内消耗相对小的面积。此外，消除了2D结 构的长的水平交叉开关，这减少了RC延迟。就这一点而言，参考图4，提 供了3D存储器结构60的第一示例性实施例。存储器结构60具有‘N’个 层62，所述‘N’个层62具有被放置在垂直交叉开关66的任意侧的客户 端存储单元64(在本文还被称为存储元)。因此，存在2N个客户端存储单 元64(1)至64(2n)。客户端存储单元64以“蝶形”布置的方式来布置(即， 垂直交叉开关是胸，并且客户端存储单元64形成翅膀)。通过将客户端存 储单元64放置在垂直交叉开关66的两侧，3D存储器结构60的总覆盖区 通常具有矩形形状，所述矩形形状具有长的x尺寸和相对短的y尺寸。虽 然保留相对短的垂直交叉开关结构(其减少了RC延迟)，但是该矩形覆盖 区对于某些电路布局来说可能是恰当的。

图5提供了存储器结构60的自顶而下的视图。返回到图4，垂直交叉 开关66可以由多个MIV68和复用器70构成。在示例性实施例中，每个客 户端存储单元64(1)至64(2n)具有相应的MUX70(1)至70(2n)。每个MUX70 可以是N×1的MUX。控制逻辑单元72(还被称为用于进行控制的单元) 可以被放置在与层62不同的层中(例如，在最低层62之下或者在最高层 62之上)，或者可以被并入到层62中的一个层中。在另一个示例性实施例 中，控制逻辑单元72可以被分布并且被并入到每个MUX70中或者与每个 MUX70位于同一位置。控制逻辑单元72操作以确定哪些客户端存储单元 64是活动的，并且相应地重新配置对存储器结构60的使用。具体地，如果 特定的客户端存储单元64不是活动的，则控制逻辑单元72可以去激活这 样的未被使用的客户端存储单元64。对这样的未被使用的客户端存储单元 64的去激活节省功率，这在针对电力依赖于电池的移动设备中特别有优势。

图6和图7分别示出了3D存储器结构74和76的其它示例性实施例， 其保持垂直交叉开关，同时在消耗的面积对提供的总存储器方面提供不同 的设计选项。与图4和图5的3D存储器结构60形成对照，图6的存储器 结构74在垂直交叉开关66的每侧上具有客户端存储单元64(每层中总共 四个客户端存储单元64)。垂直交叉开关66保持短，但是与图4和图5的 3D存储器结构60相比，提供了较多的总存储器。此外，交叉状的或者+形 状的外观可能更适合于一些设计布局。同样地，图7的存储器结构76在每 个层上具有八(8)个客户端存储单元64。使用八个客户端存储单元64可 以提供更多的总存储器，但是以稍微大一些的覆盖区为代价。然而，存储 器结构76的方形覆盖区可能更适合于一些设计布局。然而，即使在每个层 上具有八个客户端存储单元64，垂直交叉开关66也在具有对应的RC延迟 降低的情况下保持相对地短。在又一个实施例中(未示出)，一些层可以具 有与其它层不同数量的客户端存储单元64(例如，第一层和第二层具有两 个客户端存储单元64，第三层和第五层具有八个客户端存储单元64，并且 第四层具有四个客户端存储单元64)。根据需要或者期望，这样的布置可以 有助于特定的设计约束(例如，空间、时序和/或布线约束)。

尽管图4-7的实施例均具有针对不同设计准则的效用，但还是有其它的 设计准则不能被这样的结构满足。因此，在图8中提供了存储器结构80的 另外的示例性实施例，图8示出了垂直的存储器结构。存储器结构80可以 包括垂直交叉开关82，其可以由如上所述的多个MIV构成并且跨越存储器 结构80内的多个层83。此外，存储器结构80可以具有将垂直交叉开关82 耦合到客户端存储单元86的水平交叉开关84。在示例性实施例中，存在 2m个客户端存储单元86(例如，86(1)至86(2m))。每个客户端存储单元86(1) 至86(2m)可以具有相应的MUX88(例如，MUX88(1)至88(2m))。此外， 每个层83可以具有将垂直交叉开关82耦合到相应的水平交叉开关84的 MUX90。在示例性实施例中，每个层存在2m个客户端存储单元86，其中 每个客户端存储单元86具有k位。因此，水平交叉开关84可以具有2m*k 个导线。MUX88可以是2m×1的MUX。垂直交叉开关82可以在其中具 有k个MIV。MUX90可以是2m×1的MUX。再次地，优先于其它存储器 结构中的一个存储器结构而对存储器结构80的选择可以是诸如空间或者布 线约束之类的设计准则的函数。再次地，控制逻辑单元可以被用来确定哪 些客户端存储单元86是活动的，并且选择性地去激活不活动的客户端存储 单元86。

虽然上述讨论已经集中于交叉开关如何互连存储单元，但是应当意识 到的是，交叉开关还耦合到控制逻辑单元(例如，控制逻辑单元72)，其可 以在与存储单元不同的层上，或者位于具有一个或多个存储单元的层中。

根据本文公开的实施例的具有垂直交叉开关的存储器结构可以在任何 基于处理器的设备中被提供，或者被集成到任何基于处理器的设备中。示 例(没有限制)包括机顶盒、娱乐单元、导航设备、通信设备、固定位置 数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计 算机、膝上型计算机、个人数字助理(PDA)、监控器、计算机显示器、电 视、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携 式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播 放器和便携式数字视频播放器。

就这一点而言，图9示出了基于处理器的系统100的示例，所述基于 处理器的系统100可以使用具有图4至图8中示出的垂直存储器部件的单 片式3DIC。在该示例中，基于处理器的系统100包括一个或多个中央处理 单元(CPU)102，每个CPU102包括一个或多个处理器104。CPU102可 以具有耦合到处理器104的用于对临时存储的数据进行快速存取的高速缓 冲存储器106。高速缓冲存储器106可以包括3DIC中的一个或多个3DIC， 所述3DIC包括上面描述的垂直交叉开关。CPU102耦合到系统总线108， 并且可以相互耦合被包括在基于处理器的系统100中的设备。如公知的， CPU102通过在系统总线108上交换地址、控制和数据信息来与这些其它 设备进行通信。

其它设备可以被连接到系统总线108。如在图9中示出的，作为示例， 这些设备可以包括将包括本公开内容的存储器结构的存储器系统110、一个 或多个输入设备112、一个或多个输出设备114、一个或多个网络接口设备 116以及一个或多个显示控制器118。输入设备112可以包括任何类型的输 入设备，包括但不限于输入键、开关、语音处理器等等。输出设备114可 以包括任何类型的输出设备，包括但不限于音频、视频、其它视觉指示器 等等。网络接口设备116可以是被配置为允许去往网络120和来自网络120 的数据交换的任何设备。网络120可以是任何类型的网络，包括但不限于 有线的或者无线的网络、专用网络或者公用网络、局域网(LAN)、广域网 (WLAN)和互联网。网络接口设备116可以被配置为支持任何类型的期 望的通信协议。

CPU102还可以被配置为通过系统总线108来访问显示控制器118，以 控制被发送给一个或多个显示器122的信息。显示控制器118经由一个或 多个视频处理器124向显示器122发送要被显示的信息，所述一个或多个 视频处理器124将要被显示的信息处理成适合于显示器122的格式。显示 器122可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液 晶显示器(LCD)、等离子体显示器等等。

本领域的技术人员还将意识到的是，结合本文公开的实施例描述的各 个说明性的逻辑框、模块、电路和算法可以被实现为电子硬件、被存储在 存储器或者另一个计算机可读介质中的并且由处理器或者其它处理设备执 行的指令、或者二者的组合。作为示例，本文描述的仲裁器、主设备和从 设备可以被用在任何电路、硬件部件、IC或者IC芯片中。本文公开的存储 器可以是任何类型和大小的存储器，并且可以被配置为存储任何类型的期 望的信息。为了清楚地示出该可互换性，上面已经围绕各个说明性的部件、 框、模块、电路和步骤的功能对其进行了总体描述。这样的功能如何被实 现取决于特定的应用、设计选择和/或被施加到整个系统上的设计约束。熟 练的技术人员可以针对每个特定的应用，以变通的方式实现所描述的功能， 但是这样的实现决策不应当被解释为导致背离本公开内容的范围。

结合本文公开的实施例描述的各个说明性的逻辑框、模块和电路可以 利用被设计为执行本文描述的功能的处理器、数字信号处理器(DSP)、专 用集成电路(ASIC)、现场可编程门阵列(FPGA)或者其它可编程逻辑器 件、分立的门或者晶体管逻辑器件、分立的硬件部件或者其任意组合来实 现或者执行。处理器可以是微处理器，但是在替代方案中，处理器可以是 任何常规的处理器、控制器、微控制器或者状态机。处理器还可以被实现 为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、结合 DSP核的一个或多个微处理器或者任何其它这样的配置。

本文公开的实施例可以被体现在硬件中和指令中，所述指令被存储在 硬件中，并且可以例如存在于随机存取存储器(RAM)、闪速存储器、只读 存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM (EEPROM)、寄存器、硬盘、可移动盘、CD-ROM或者本领域中已知的任 何其它形式的计算机可读介质中。示例性的存储介质被耦合到处理器，以 使得处理器可以从存储介质读取信息，以及向存储介质写入信息。在替代 方案中，存储介质可以是处理器的组成部分。处理器和存储介质可以存在 于ASIC中。ASIC可以存在于远程站中。在替代方案中，处理器和存储介 质可以作为分立的部件存在于远程站、基站或者服务器中。

应当注意到的是，描述本文的示例性实施例中的任何实施例中描述的 操作步骤，以提供示例和讨论。描述的操作可以按照与所示出的顺序不同 的多种不同的顺序来执行。此外，在单个操作步骤中描述的操作实际上可 以在多个不同的步骤中执行。此外，可以将在示例性实施例中讨论的一个 或多个操作步骤进行组合。应当理解的是，如对于本领域的技术人员将显 而易见的，在流程图中示出的操作步骤可以受到多种不同的修改。本领域 的技术人员还将理解的是，信息和信号可以使用各种各样的不同的技术和 工艺中的任何技术和工艺来表示。例如，可以遍及上面的描述提及的数据、 指令、命令、信息、信号、比特、符号和码片可以用电压、电流、电磁波、 磁场或粒子、光场或粒子、或者其任意组合来表示。

提供本公开内容的先前描述，以使得本领域的任何技术人员都能够实 现或者使用本公开内容。对于本领域的技术人员而言，对本公开内容的各 种修改将是显而易见的，并且在不背离本公开内容的精神或者范围的情况 下，本文定义的一般原理可以被应用于其它变型。因此，本公开内容不旨 在被限制到本文描述的示例和设计，而是要符合与本文公开的原理和新颖 性特征相一致的最宽的范围。