一种适用于宇航用SRAM型FPGA的单粒子加固的上电复位电路

摘要

一种适用于宇航用SRAM型FPGA的单粒子加固的上电复位电路，它内部包含电源VCC、三个相同的上电冗余模块、出错检测及冗余输出控制模块和三个可控输出缓冲器，出错检测及冗余输出控制模块可以检测出出错的上电冗余模块，并把上电冗余模块进行复位，清除单粒子效应的累积；出错检测及冗余输出控制模块可以控制可控输出缓冲器切断出错的上电冗余模块的输出，确保上电复位电路的输出正确。本上电复位电路清除了由单粒子翻转效应引起的错误累计现象，同时对模块输出进行控制，消除单粒子效应对输出的影响，实现显著的抗单粒子效应的能力。

说明书

技术领域

本发明涉及一种适用于宇航用SRAM型FPGA的单粒子加固的上电复位电路，属于抗 单粒子效应加固集成电路领域。

背景技术

SRAM型FPGA芯片在启动需要一个上电复位过程。上电复位电路在FPGA芯片启动的 时候，给出一个复位信号，一直保持着有效的电平，等到电源电压升到其他电路可正常工作 的程度后改变复位信号，启动芯片上其他电路，上电成功后保持稳定状态，使芯片正常工 作。现有的上电复位电路用于宇航用用SRAM型FPGA时，将面临严重的可靠性问题：在空间恶 劣环境中上电复位电路将产生单粒子翻转(SEU)与单粒子瞬态(SET)等单粒子效应。当上电 复位电路发生单粒子翻转(SEU)与单粒子瞬态(SET)时将会产生错误的上电复位信号，导致 芯片掉电、用户功能丢失，严重影响宇航用SRAM型FPGA的可靠性，随着工艺的进步，SRAM型 FPGA芯片对单粒子效应的敏感性不断加大，对上电复位电路的可靠性提出了更高的要求。 同时经过加固设计的宇航用SRAM型FPGA，内部包含多种存储单元，这些存储单元因抗辐射 需求的不同，采用了不同的加固措施，导致这些存储单元正常工作需要的电压不同，清零时 间不同，现有的上电复位电路难以保证合理的复位脉冲宽度，特别是随着工艺尺寸缩小，不 同类型存储单元的偏差不断增大，对复位脉冲宽度的正确性提高了更高要求。

发明内容

本发明解决的技术问题为：克服现有技术不足，提供一种适用于宇航用SRAM型 FPGA的单粒子加固的上电复位电路，通过出错检测及冗余输出控制模块把发生单粒子效应 出错的上电冗余模块输出关断，使最终上电复位输出保持正确；采用带有复位输入的延时 去毛刺电路，去除电平监测模块的因电源波动和单粒子效应产生的瞬态波动，同时在该上 电冗余模块出错时，通过出错检测及冗余输出控制模块的输出对延时去毛刺电路进行复 位；采用带有复位输入的数字辅助延时模块，在该上电冗余模块出错时，通过出错检测及冗 余输出控制模块的输出对数字辅助延时模块进行复位清零，清除了单粒子翻转的累积效 应，使其回到正确状态，从而实现抗单粒子翻转效应和抗单粒子瞬态效应能力；通过内部存 储单元状态监测模块监测对FPGA中的加固存储单元进行一次完整读写操作所需最小时间， 保证了复位脉冲宽度可以满足FPGA对所有加固存储单元的正确复位。

本发明解决的技术方案为：一种适用于宇航用SRAM型FPGA的单粒子加固的上电复 位电路，包括电源VCC、三个相同的上电冗余模块、出错检测及冗余输出控制模块和三个可 控输出缓冲器；三个相同的上电冗余模块，分别为第一上电冗余模块、第二上电冗余模块、 第三上电冗余模块；三个可控输出缓冲器分别为第一可控输出缓冲器、第二可控输出缓冲 器、第三可控输出缓冲器；

每个上电冗余模块，包括电平监测模块、延时去毛刺电路、内部存储单元状态监测 模块、数字辅助延时模块；

电源给电平监测模块供电，电平监测模块实时检测电源的电压值，当电源的电压 值大于等于设定的上阈值电压Vthr时，电平监测模块输出一个高电平信号送至延时去毛刺 电路，该高电平信号即结束复位信号，当电源的电压值低于设定的上阈值电压Vthr时，电平 监测模块输出一个低电平信号送至延时去毛刺电路；

延时去毛刺电路，接收电平监测模块送来的高电平信号或低电平信号，判断出错 检测及冗余输出控制模块反馈的为高电平信号时，同时当从电平监测模块接收的高电平信 号或低电平信号的单个脉冲宽度小于等于设定的脉冲宽度时，将该单个脉冲作为毛刺滤 除，得到平顺的高电平信号或平顺的低电平信号送至内部存储单元状态监测模块；判断出 错检测及冗余输出控制模块反馈的为低电平信号时，当出错检测及冗余输出控制模块反馈 的低电平信号中的脉冲小于等于设定的脉冲宽度时，将该单个脉冲作为毛刺滤除，得到平 顺的低电平信号送至内部存储单元状态监测模块；

内部存储单元状态监测模块，包括多个存储单元；

内部存储单元状态监测模块，当接收延时去毛刺电路送来的平顺的低电平信号， 将内部存储单元状态监测模块中的多个存储单元锁定，即停止向该存储单元写入数据，同 时向数字辅助延时模块输出高电平信号；内部存储单元状态监测模块，当接收延时去毛刺 电路送来的平顺的高电平信号，向内部存储单元状态监测模块中的多个存储单元写入与存 储单元中存储的值相反的值，然后将多个存储单元锁定，即停止向该存储单元写入数据，同 时后向数字辅助延时模块输出低电平信号；

数字辅助延时模块包括多个寄存器和一个振荡器；

数字辅助延时模块，接收内部存储单元状态监测模块送来的高电平信号或低电平 信号，当从内部存储单元状态监测模块接收到高电平信号时且出错检测及冗余输出控制模 块的反馈为高电平时，数字辅助延时模块中的多个寄存器处于锁定状态，即寄存器内存储 的数值不变，输出低电平信号，即数字辅助延时模块的输出为低电平信号；

当从内部存储单元状态监测模块接收到高电平信号时且出错检测及冗余输出控 制模块的反馈为低电平时，或当从内部存储单元状态监测模块接收到低电平信号时且出错 检测及冗余输出控制模块的反馈为高电平时，或当从内部存储单元状态监测模块接收到低 电平信号时且出错检测及冗余输出控制模块的反馈为低电平时，振荡器开始振荡输出时钟 信号，每一次振荡后寄存器计数一次，当寄存器寄满后，输出高电平，即数字辅助延时模块 的输出为高电平信号；

将第一上电冗余模块的输出记为POR_Good1信号、第二上电冗余模块POR_Good2信 号、第三上电冗余模块POR_Good3信号；将第一上电冗余模块的输出记为POR_Good1信号、第 二上电冗余模块POR_Good2信号、第三上电冗余模块POR_Good3信号均送至出错检测及冗余 输出控制模块；将第一上电冗余模块的输出记为POR_Good1信号送至第一可控输出缓冲器； 将第二上电冗余模块的输出记为POR_Good2信号送至第二可控输出缓冲器；将第三上电冗 余模块的输出记为POR_Good3信号送至第三可控输出缓冲器；

出错检测及冗余输出控制模块有三个输入和三个输出，三个输出分别为OUT1、 OUT2和OUT3，OUT1输出反馈至第一上电冗余模块的延时去毛刺电路、数字辅助延时模块并 送至第一可控输出缓冲器，OUT2输出反馈至第二上电冗余模块的延时去毛刺电路、数字辅 助延时模块并送至第二可控输出缓冲器，OUT3输出反馈至第三上电冗余模块的延时去毛刺 电路、数字辅助延时模块并送至第三可控输出缓冲器；

出错检测及冗余输出控制模块的三个输入分别将接收的POR_Good1信号、POR_ Good2信号、POR_Good3信号进行比较，若POR_Good1信号、POR_Good2信号、POR_Good3信号均 相同，则出错检测及冗余输出控制模块的三个输出OUT1、OUT2和OUT3均为高电平；若POR_ Good1信号与POR_Good2信号和POR_Good3信号不同，则OUT1为低电平，OUT2和OUT3为高电 平；若POR_Good2信号与POR_Good1信号和POR_Good3信号不同，则OUT2为低电平，OUT1和 OUT3为高电平；若POR_Good3信号与POR_Good1信号和POR_Good2信号不同，则OUT3为低电 平，OUT1和OUT2为高电平；

当第一可控输出缓冲器，在接收到出错检测及冗余输出控制模块的输出信号为高 电平时，将第一上电冗余模块的输出POR_Good1信号反相后输出；当第一可控输出缓冲器， 在接收到出错检测及冗余输出控制模块的输出信号为低电平时，第一可控输出缓冲器不输 出信号；

当第二可控输出缓冲器，在接收到出错检测及冗余输出控制模块的输出信号为高 电平时，将第二上电冗余模块的输出POR_Good2信号反相后输出；当第二可控输出缓冲器， 在接收到出错检测及冗余输出控制模块的输出信号为低电平时，第二可控输出缓冲器不输 出信号；

当第三可控输出缓冲器，在接收到出错检测及冗余输出控制模块的输出信号为高 电平时，将第三上电冗余模块的输出POR_Good3信号反相后输出；当第三可控输出缓冲器， 在接收到出错检测及冗余输出控制模块的输出信号为低电平时，第三可控输出缓冲器不输 出信号。

所述电平监测模块包括：PMOS管M2、PMOS管M3、PMOS管M5、PMOS管M5、NMOS管M1、 NMOS管M4、NMOS管M7、电容C1、电容C2、反相器；

PMOS管M2的栅极接地，PMOS管M2的源极连接电源VCC，PMOS管M2的漏极同时连接 NMOS管M1的栅极和漏极电容C1的一端、PMOS管M3的栅极；NMOS管M1的源极接地；

电容C1的另一端接电源VCC，NMOS管M4的栅极连接电源VCC，PMOS管M3的源极连接 电源VCC，PMOS管M3的漏极连接NMOS管M4的漏极、电容C2的一端、PMOS管M5的漏极、PMOS管M6 的栅极、NMOS管M7的栅极；NMOS管M4的源极接地；电容C2的另一端接地；PMOS管M5的源极接 电源VCC，PMOS管M5的栅极连接PMOS管M6的漏极和NMOS管M7的漏极、反相器的输入端；PMOS 管M6的源极连接电源VCC；NMOS管M7的源极接地；反相器的输出端VCC_Good作为电平监测模 块的输出。

所述延时去毛刺电路包括：与门AND31、反相器INV31、反相器INV32、反相器INV33、 反相器INV34、电容C31、电容C32、电容C33和与非门NAND31；

与门AND31的一个输入端为VCC_Good连接电平监测模块的输出VCC_Good，另一个 输入端为ER_RST连接出错检测及冗余输出控制模块的输出，其中第一上电冗余模块的延时 去毛刺电路连接出错检测及冗余输出控制模块的输出OUT1、第二上电冗余模块的延时去毛 刺电路连接出错检测及冗余输出控制模块的输出OUT2相连、第三上电冗余模块的延时去毛 刺电路连接出错检测及冗余输出控制模块的输出OUT3；与门AND31的输出端连接反相器 INV31的输入端，同时连接与非门NAND31的一个输入端和电容C31的一端；电容C31的另一端 连接电源VCC；反相器INV31的输出端连接电容C32的一端的同时连接反相器INV32的输入 端；电容C32的另一端接地；反相器INV32的输出端连接反相器INV33的输入端；反相器INV33 的输出端连接反相器INV34的输入端；反相器INV34的输出端连接电容C33的一端的同时连 接与非门NAND31的另一个输入端；电容C33的另一端连接到电源VCC；与非门NAND31的输出 端Power_Good作为延时去毛刺电路的输出。

所述内部存储单元状态监测模块包括：反相器INV41、反相器INV42、……、反相器 INV4n、存储单元SRAM41、存储单元SRAM42、……、存储单元SRAM4n、NMOS管M41、NMOS管 M42、……、NMOS管M4n、或门OR4n；

反相器INV41的输入端连接到延时去毛刺电路的输出端Power_Good，同时连接到 反相器INV42的输入端、反相器INV4n的输入端、存储单元SRAM41的R输入端、存储单元 SRAM42的R输入端、存储单元SRAM4n的R输入端、NMOS管M41的栅极、NMOS管M42的栅极、NMOS 管M4n的栅极；反相器INV41的输出端连接到存储单元SRAM41的RN输入端；反相器INV42的输 出端连接到存储单元SRAM42的RN输入端；反相器INV4n的输出端连接到存储单元SRAM4n的 RN输入端；存储单元SRAM41的Z输出端连接到或门OR4n的第一输入端；存储单元SRAM41的ZN 输出端连接到NMOS管M41的漏极；存储单元SRAM42的Z输出端连接到或门OR4n的第二输入 端；存储单元SRAM42的ZN输出端连接到NMOS管M42的漏极；存储单元SRAM4n的Z输出端连接 到或门OR4n的第n输入端；存储单元SRAM4n的ZN输出端连接到NMOS管M4n的漏极；NMOS管M41 的源极接地；NMOS管M42的源极接地；NMOS管M4n的源极接地；或门OR4n的POR_Latch输出端 连接到存储单元SRAM41的WL、存储单元SRAM42的WL输入端、存储单元SRAM4n的WL输入端，同 时作为内部存储单元状态监测模块的输出。

所述数字辅助延时模块包括：与门AND51、振荡器OSC、寄存器FF51、寄存器FF52、寄 存器FF53、寄存器FF54、寄存器FF55、寄存器FF56、寄存器FF57、寄存器FF58、寄存器FF59；

与门AND51的一个输入端为ER_RST连接出错检测及冗余输出控制模块的输出，其 中第一上电冗余模块的延时去毛刺电路连接出错检测及冗余输出控制模块的输出OUT1、第 二上电冗余模块的延时去毛刺电路连接出错检测及冗余输出控制模块的输出OUT2相连、第 三上电冗余模块的延时去毛刺电路连接出错检测及冗余输出控制模块的输出OUT3；与门 AND51的输出端连接寄存器寄存器FF51的R输入端,同时连接振荡器OSC的控制输入端；寄存 器FF52的R输入端为POR_Latch，接受内部存储单元状态监测模块的输出POR_Latch，同时连 接寄存器FF53的R输入端、寄存器FF54的R输入端、寄存器FF55的R输入端、寄存器FF56的R输 入端、寄存器FF57的R输入端、寄存器FF58的R输入端、寄存器FF59的R输入端；振荡器OSC的 输出端连接到寄存器FF51的时钟输入端；寄存器FF51的QN输出端连接寄存器FF51的D输入 端；寄存器FF51的Q输出端连接寄存器FF52的时钟输入端；寄存器FF52的QN输出端连接寄存 器FF52的D输入端；寄存器FF51的Q输出端连接寄存器FF53的时钟输入端；寄存器FF53的QN 输出端连接寄存器FF53的D输入端；寄存器FF53的Q输出端连接寄存器FF54的时钟输入端； 寄存器FF54的QN输出端连接寄存器FF54的D输入端；寄存器FF54的Q输出端连接寄存器FF55 的时钟输入端；寄存器FF55的QN输出端连接寄存器FF55的D输入端；寄存器FF55的Q输出端 连接寄存器FF56的时钟输入端；寄存器FF56的QN输出端连接寄存器FF56的D输入端；寄存器 FF56的Q输出端连接寄存器FF57的时钟输入端；寄存器FF57的QN输出端连接寄存器FF57的D 输入端；寄存器FF57的Q输出端连接寄存器FF58的时钟输入端；寄存器FF58的QN输出端连接 寄存器FF58的D输入端；寄存器FF58的Q输出端连接寄存器FF59的时钟输入端；寄存器FF59 的D输入端连接到电源VCC；寄存器FF59的Q输出端连接到与门AND51的另一个输入端的同时 同时作为数字辅助延时模块的输出POR_Good。

所述出错检测及冗余输出控制模块包括：异或门XOR61、异或门XOR62、异或门 XOR63、与非门NAND61、与非门NAND62、与非门NAND63；

异或门XOR61的一个输入端POR_Good1连接第一上电冗余模块的数字辅助延时模 块的输出，同时连接异或门XOR62的一个输入端；异或门XOR62的另一个输入端POR_Good2连 接第二上电冗余模块的数字辅助延时模块的输出，同时连接异或门XOR63的一个输入端；异 或门XOR63的另一个输入端POR_Good3连接第三上电冗余模块的数字辅助延时模块的输出， 同时连接异或门XOR61的另一个输入端；异或门XOR61的输出端连接与非门NAND61的一个输 入端的同时连接与非门NAND63的一个输入端；异或门XOR62的输出端连接与非门NAND62的 一个输入端的同时连接与非门NAND61的另一个输入端；异或门XOR63的输出端连接与非门 NAND63的另一个输入端的同时连接与非门NAND62的另一个输入端；与非门NAND61的输出端 作为出错检测及冗余输出控制模块的输出端OUT1；与非门NAND62的输出端作为出错检测及 冗余输出控制模块的输出端OUT2；与非门NAND63的输出端作为出错检测及冗余输出控制模 块的输出端OUT3。

所述电平监测模块中NMOS管M1是大尺寸器件，该大尺寸器件宽长比为10；PMOS管 M2是倒比管，该倒比管宽长比为1/10；NMOS管M1宽长比为PMOS管M2宽长比的100倍；PMOS管 为M3大尺寸器件，该大尺寸器件宽长比为10；NMOS管M4是倒比管，该倒比管宽长比为1/20； PMOS管M3的宽长比为NMOS管M4宽长比的200倍。

本发明与现有技术相比的优点在于：

(1)本发明采用出错检测及冗余输出控制模块对三个上电冗余模块的输出进行检 测，把发生单粒子效应导致输出出错的上电冗余模块输出关闭，保证最终上电复位输出正 确，同时把该子电路清零复位，使其回到正确状态，清除了单粒子翻转的累积，从而实现抗 单粒子翻转效应和抗单粒子瞬态效应能力。

(2)本发明采用4个PMOS管、3个NMOS管和两个电容实现了电平监测，与传统的电平 监测相比，本发明使用的延时单元更少，使整体面积更小。

(3)本发明采用带有复位输入端的延时去毛刺电路，在本上电冗余模块发生单粒 子效应时，可以把出错检测及冗余输出控制模块的输出传导给内部存储单元状态监测模 块。

(4)内部存储单元状态监测模块确保电平满足多种存储单元的需求，保证多种存 储单元可以正确复位。

(5)本发明采用带有复位输入端的数字辅助延时模块，在本上电冗余模块发生单 粒子效应时，可以通过出错检测及冗余输出控制模块的输出复位数字辅助延时模块，清除 已产生的单粒子翻转产生的影响，避免其累积。

(6)本发明出错检测及冗余输出控制模块通过三个异或门和三个与门可检测出三 路中的任意一路的错误，并通过输出切断该路的输出和对该路进行复位。

(7)本发明所述的电平监测模块中PMOS管M2是倒比管宽长比为1/10,NMOS管M4是 倒比管其宽长比为1/20，使PMOS管M1和NMOS管M4的亚阈值区漏电很小，降低了整个模块的 功耗；NMOS管M1宽长比为PMOS管M2的100倍，使当电源VCC大于NMOS管的开启阈值和PMOS管 的开启阈值时，节点NOD1电压接近于NMOS管的开启阈值；PMOS管M3的宽长比是NMOS管M4宽 长比的200倍，使电源VCC等于NMOS管的开启阈值与PMOS管的开启阈值之和时,节点NOD2电 压可以瞬间被M3拉高至电源VCC的电压值。

附图说明

图1为本发明的上电复位电路整体框图；

图2为本发明的电平监测模块电路图；

图3为本发明的延时去毛刺电路图；

图4本发明的内部存储单元状态监测模块电路图；

图5本发明的数字辅助延时模块电路图；

图6本发明的出错检测及冗余输出控制模块电路图；

图7本发明的上电复位电路的单粒子实验结果与原有的上电复位电路的单粒子实 验结果的对比图。

具体实施方式

本发明的基本思路为：一种适用于宇航用SRAM型FPGA的单粒子加固的上电复位电 路，它内部包含电源VCC、三个相同的上电冗余模块、出错检测及冗余输出控制模块和三个 可控输出缓冲器，出错检测及冗余输出控制模块可以检测出出错的上电冗余模块，并把上 电冗余模块进行复位，清除单粒子效应的累积；出错检测及冗余输出控制模块可以控制可 控输出缓冲器切断出错的上电冗余模块的输出，确保上电复位电路的输出正确。本上电复 位电路清除了由单粒子翻转效应引起的错误累计现象，同时对模块输出进行控制，消除单 粒子效应对输出的影响，实现显著的抗单粒子效应的能力。

下面结合附图和具体实施例对本发明做进一步详细描述。

如图1所示，本发明提出一种适用于宇航用SRAM型FPGA的抗单粒子加固上电复位 电路，其结构如图2所示，其特征在于包括：包括电源VCC、三个相同的上电冗余模块、出错检 测及冗余输出控制模块和三个可控输出缓冲器；三个相同的上电冗余模块，分别为第一上 电冗余模块、第二上电冗余模块、第三上电冗余模块；三个可控输出缓冲器分别为第一可控 输出缓冲器、第二可控输出缓冲器、第三可控输出缓冲器；

每个上电冗余模块，包括电平监测模块、延时去毛刺电路、内部存储单元状态监测 模块、数字辅助延时模块；

电源给电平监测模块供电，电平监测模块实时检测电源的电压值，当电源的电压 值大于等于设定的上阈值电压Vthr时，电平监测模块输出一个高电平信号送至延时去毛刺 电路，该高电平信号即结束复位信号，当电源的电压值低于设定的上阈值电压Vthr时，电平 监测模块输出一个低电平信号送至延时去毛刺电路；

延时去毛刺电路，接收电平监测模块送来的高电平信号或低电平信号，判断出错 检测及冗余输出控制模块反馈的为高电平信号时，同时当从电平监测模块接收的高电平信 号或低电平信号的单个脉冲宽度小于等于设定的脉冲宽度时，将该单个脉冲作为毛刺滤 除，得到平顺的高电平信号或平顺的低电平信号送至内部存储单元状态监测模块；判断出 错检测及冗余输出控制模块反馈的为低电平信号时，当出错检测及冗余输出控制模块反馈 的低电平信号中的脉冲小于等于设定的脉冲宽度时，将该单个脉冲作为毛刺滤除，得到平 顺的低电平信号送至内部存储单元状态监测模块；

内部存储单元状态监测模块，包括多个存储单元；

内部存储单元状态监测模块，当接收延时去毛刺电路送来的平顺的低电平信号， 将内部存储单元状态监测模块中的多个存储单元锁定，即停止向该存储单元写入数据，同 时向数字辅助延时模块输出高电平信号；内部存储单元状态监测模块，当接收延时去毛刺 电路送来的平顺的高电平信号，向内部存储单元状态监测模块中的多个存储单元写入与存 储单元中存储的值相反的值，然后将多个存储单元锁定，即停止向该存储单元写入数据，同 时后向数字辅助延时模块输出低电平信号；

数字辅助延时模块包括多个寄存器和一个振荡器；

数字辅助延时模块，接收内部存储单元状态监测模块送来的高电平信号或低电平 信号，当从内部存储单元状态监测模块接收到高电平信号时且出错检测及冗余输出控制模 块的反馈为高电平时，数字辅助延时模块中的多个寄存器处于锁定状态，即寄存器内存储 的数值不变，输出低电平信号，即数字辅助延时模块的输出为低电平信号；

当从内部存储单元状态监测模块接收到高电平信号时且出错检测及冗余输出控 制模块的反馈为低电平时，或当从内部存储单元状态监测模块接收到低电平信号时且出错 检测及冗余输出控制模块的反馈为高电平时，或当从内部存储单元状态监测模块接收到低 电平信号时且出错检测及冗余输出控制模块的反馈为低电平时，振荡器开始振荡输出时钟 信号，每一次振荡后寄存器计数一次，当寄存器寄满后，输出高电平，即数字辅助延时模块 的输出为高电平信号；

将第一上电冗余模块的输出记为POR_Good1信号、第二上电冗余模块POR_Good2信 号、第三上电冗余模块POR_Good3信号；将第一上电冗余模块的输出记为POR_Good1信号、第 二上电冗余模块POR_Good2信号、第三上电冗余模块POR_Good3信号均送至出错检测及冗余 输出控制模块；将第一上电冗余模块的输出记为POR_Good1信号送至第一可控输出缓冲器； 将第二上电冗余模块的输出记为POR_Good2信号送至第二可控输出缓冲器；将第三上电冗 余模块的输出记为POR_Good3信号送至第三可控输出缓冲器；

出错检测及冗余输出控制模块有三个输入和三个输出，三个输出分别为OUT1、 OUT2和OUT3，OUT1输出反馈至第一上电冗余模块的延时去毛刺电路、数字辅助延时模块并 送至第一可控输出缓冲器，OUT2输出反馈至第二上电冗余模块的延时去毛刺电路、数字辅 助延时模块并送至第二可控输出缓冲器，OUT3输出反馈至第三上电冗余模块的延时去毛刺 电路、数字辅助延时模块并送至第三可控输出缓冲器；

出错检测及冗余输出控制模块的三个输入分别将接收的POR_Good1信号、POR_ Good2信号、POR_Good3信号进行比较，若POR_Good1信号、POR_Good2信号、POR_Good3信号均 相同，则出错检测及冗余输出控制模块的三个输出OUT1、OUT2和OUT3均为高电平；若POR_ Good1信号与POR_Good2信号和POR_Good3信号不同，则OUT1为低电平，OUT2和OUT3为高电 平；若POR_Good2信号与POR_Good1信号和POR_Good3信号不同，则OUT2为低电平，OUT1和 OUT3为高电平；若POR_Good3信号与POR_Good1信号和POR_Good2信号不同，则OUT3为低电 平，OUT1和OUT2为高电平；

当第一可控输出缓冲器，在接收到出错检测及冗余输出控制模块的输出信号为高 电平时，将第一上电冗余模块的输出POR_Good1信号反相后输出；当第一可控输出缓冲器， 在接收到出错检测及冗余输出控制模块的输出信号为低电平时，第一可控输出缓冲器不输 出信号；

当第二可控输出缓冲器，在接收到出错检测及冗余输出控制模块的输出信号为高 电平时，将第二上电冗余模块的输出POR_Good2信号反相后输出；当第二可控输出缓冲器， 在接收到出错检测及冗余输出控制模块的输出信号为低电平时，第二可控输出缓冲器不输 出信号；

当第三可控输出缓冲器，在接收到出错检测及冗余输出控制模块的输出信号为高 电平时，将第三上电冗余模块的输出POR_Good3信号反相后输出；当第三可控输出缓冲器， 在接收到出错检测及冗余输出控制模块的输出信号为低电平时，第三可控输出缓冲器不输 出信号。

本发明采用出错检测及冗余输出控制模块对三个上电冗余模块的输出进行检测。 当空间粒子撞击上电复位电路时，若空间粒子撞击在某个上电冗余模块的电平监测模块 上，电平检测模块的输出将产生一个电流脉冲，这个电流脉冲传导到延时去毛刺电路时，这 个电流脉冲将被延时去毛刺电路当做毛刺去除，不会继续传导到下一级；当空间粒子撞击 在内部存储单元状态监测模块上或数字辅助延时模块内的存储单元或者寄存器时，都可能 使这些存储单元或者寄存器翻转，最后上电冗余模块产生一个错误的输出，出错检测及冗 余输出控制模块可以把该上电冗余模块检测出来，接着通过把发生单粒子效应导致输出出 错的上电冗余模块输出关闭，保证最终上电复位输出正确，同时把该子电路清零复位，使其 回到正确状态，清除了单粒子翻转的累积，从而实现抗单粒子翻转效应和抗单粒子瞬态效 应能力。

本发明所述的电平监测模块如图2所示，包括：PMOS管M2、PMOS管M3、PMOS管M5、 PMOS管M6、NMOS管M1、NMOS管M4、NMOS管M7、电容C1、电容C2、反相器；PMOS管M2的栅极接地， PMOS管M2的源极连接电源VCC，PMOS管M2的漏极同时连接NMOS管M1的栅极和漏极电容C1的 一端、PMOS管M3的栅极；NMOS管M1的源极接地；电容C1的另一端接电源VCC，NMOS管M4的栅极 连接电源VCC，PMOS管M3的源极连接电源VCC，PMOS管M3的漏极连接NMOS管M4的漏极、电容C2 的一端、PMOS管M5的漏极、PMOS管M6的栅极、NMOS管M7的栅极；NMOS管M4的源极接地；电容C2 的另一端接地；PMOS管M5的源极接电源VCC，PMOS管M5的栅极连接PMOS管M6的漏极和NMOS管 M7的漏极、反相器的输入端；PMOS管M6的源极连接电源VCC；NMOS管M7的源极接地；反相器的 输出端VCC_Good作为电平监测模块的输出。其只采用4个PMOS管、3个NMOS管和两个电容实 现了电平监测，与传统的电平监测相比，本发明使用的延时单元更少，使整体面积更小。

本发明所述的电平监测模块中NMOS管M1是大尺寸器件其宽长比为10，PMOS管M2是 倒比管宽长比为1/10，NMOS管M1宽长比为PMOS管M2宽长比的100倍；PMOS管M3大尺寸器件其 宽长比为10，NMOS管M4是倒比管其宽长比为1/20，PMOS管M3的宽长比为NMOS管M4宽长比的 200倍。PMOS管M2和NMOS管M4是长远大于宽的倒比管，使PMOS管M2和NMOS管M4的亚阈值区漏 电很小，降低了整个模块的功耗。同时电源VCC小于NMOS管的开启阈值和PMOS管的开启阈值 时，电容C1使节点NOD1电压为电源VCC的电压值，电容C2使节点NOD2电压值为地；电源VCC大 于NMOS管的开启阈值和PMOS管的开启阈值中的一个时，由于NMOS与PMOS不能同时导通，仅 存在亚阈值区漏电，所以不会产生大电流；当电源VCC大于NMOS管的开启阈值和PMOS管的开 启阈值时，且小于NMOS管的开启阈值与PMOS管的开启阈值之和时，由于NMOS管M1尺寸远大 于PMOS管M2，所以NOD1电压接近于NMOS管的开启阈值；由于PMOS管M3栅源电压小于PMOS管 的开启阈值，PMOS管M3截止，NMOS管M4使节点NOD2电压保持为地。最终电平监测模块输出 VCC_Good为低电平；电源VCC等于NMOS管的开启阈值与PMOS管的开启阈值之和时节点NOD1 电压近似为NMOS管的开启阈值，PMOS管M3栅源电压为PMOS管的开启阈值开始导通。由于 PMOS管M3尺寸远大于NMOS管M4，节点NOD2电压瞬间被M3拉高至电源VCC的电压值，电平监测 模块输出VCC_Good由低电平变为高电平；当电源VCC大于NMOS管的开启阈值与PMOS管的开 启阈值之和时，节点NOD1电压始终为NMOS管的开启阈值，PMOS管M3常开，节点NOD2电压始终 为电源VCC电压，电平监测模块输出VCC_Good为高电平。

本发明所述的延时去毛刺电路如图3所示，包括：与门AND31、反相器INV31、反相器 INV32、反相器INV33、反相器INV34、电容C31、电容C32、电容C33和与非门NAND31；

与门AND31的一个输入端为VCC_Good连接电平监测模块的输出VCC_Good，另一个 输入端为ER_RST连接出错检测及冗余输出控制模块的输出，其中第一上电冗余模块的延时 去毛刺电路连接出错检测及冗余输出控制模块的输出OUT1、第二上电冗余模块的延时去毛 刺电路连接出错检测及冗余输出控制模块的输出OUT2相连、第三上电冗余模块的延时去毛 刺电路连接出错检测及冗余输出控制模块的输出OUT3；与门AND31的输出端连接反相器 INV31的输入端，同时连接与非门NAND31的一个输入端和电容C31的一端；电容C31的另一端 连接电源VCC；反相器INV31的输出端连接电容C32的一端的同时连接反相器INV32的输入 端；电容C32的另一端接地；反相器INV32的输出端连接反相器INV33的输入端；反相器INV33 的输出端连接反相器INV34的输入端；反相器INV34的输出端连接电容C33的一端的同时连 接与非门NAND31的另一个输入端；电容C33的另一端连接到电源VCC；与非门NAND31的输出 端Power_Good作为延时去毛刺电路的输出。

在本上电冗余模块未发生单粒子效应时，延时去毛刺电路的ER_RST输入端接收的 出错检测及冗余输出控制模块的输出为高电平，当本上电冗余模块发生单粒子效应时，延 时去毛刺电路的ER_RST输入端接收的出错检测及冗余输出控制模块的输出变为低电平，延 时去毛刺电路把这个低电平信号传导到内部存储单元状态监测模块。

本发明所述的内部存储单元状态监测模块如图4所示，包括：反相器INV41、反相器 INV42、……、反相器INV4n、存储单元SRAM41、存储单元SRAM42、……、存储单元SRAM4n、NMOS 管M41、NMOS管M42、NMOS管……、NMOS管M4n、或门OR4n；n为正整数，n大于等于3，具体数值可 根据实际电路需要进行调整；

反相器INV41的输入端连接到延时去毛刺电路的输出端Power_Good，同时连接到 反相器INV42的输入端(反相器INV43到反相器INV4n-1的连接关系与反相器INV42相同)、反 相器INV4n的输入端、存储单元SRAM41的R输入端、存储单元SRAM42的R输入端(存储单元 SRAM43到存储单元SRAM4n-1的连接方式与存储单元SRAM42的相同)、存储单元SRAM4n的R输 入端、NMOS管M41的栅极、NMOS管M42的栅极(NMOS管M43到NMOS管M4n-1的连接关系与NMOS管 M42相同)、NMOS管M4n的栅极；反相器INV41的输出端连接到存储单元SRAM41的RN输入端；反 相器INV42的输出端连接到存储单元SRAM42的RN输入端；反相器INV4n的输出端连接到存储 单元SRAM4n的RN输入端；存储单元SRAM41的Z输出端连接到或门OR4n的第一输入端；存储单 元SRAM41的ZN输出端连接到NMOS管M41的漏极；存储单元SRAM42的Z输出端连接到或门OR4n 的第二输入端；存储单元SRAM42的ZN输出端连接到NMOS管M42的漏极；存储单元SRAM4n的Z 输出端连接到或门OR4n的第n输入端；存储单元SRAM4n的ZN输出端连接到NMOS管M4n的漏 极；NMOS管M41的源极接地；NMOS管M42的源极接地；NMOS管M4n的源极接地；或门OR4n的POR_ Latch输出端连接到存储单元SRAM41的WL、存储单元SRAM42的WL输入端、存储单元SRAM4n的 WL输入端，同时作为内部存储单元状态监测模块的输出。

Power_Good为高时，存储单元SRAM41、存储单元SRAM42(存储单元SRAM43到存储单 元SRAM4n-1的状态变化与存储单元SRAM42相同)、存储单元SRAM4n处于写高电平的状态，或 门OR4n的输入均为高电平，其输出POR_Latch为高。Power_Good从高变为低时，存储单元 SRAM41、存储单元SRAM42、存储单元SRAM4n被写入低电平，写入完成后，或门OR4n的输入全 部变为低电平，或门OR4n的输出POR_Latch变为低。通过存储单元SRAM41、存储单元SRAM42、 存储单元SRAM4n的写入过程，确保了电源VCC的电压值处于这些类型的存储单元都是可以 顺利写入的区间，保证多种存储单元都

本发明所述的数字辅助延时模块如图5所示,包括：与门AND51、振荡器OSC、寄存器 FF51、寄存器FF52、寄存器FF53、寄存器FF54、寄存器FF55、寄存器FF56、寄存器FF57、寄存器 FF58、寄存器FF59；

与门AND51的一个输入端为ER_RST连接出错检测及冗余输出控制模块的输出，其 中第一上电冗余模块的延时去毛刺电路连接出错检测及冗余输出控制模块的输出OUT1、第 二上电冗余模块的延时去毛刺电路连接出错检测及冗余输出控制模块的输出OUT2相连、第 三上电冗余模块的延时去毛刺电路连接出错检测及冗余输出控制模块的输出OUT3；与门 AND51的输出端连接寄存器寄存器FF51的R输入端,同时连接振荡器OSC的控制输入端；寄存 器FF52的R输入端为POR_Latch，接受内部存储单元状态监测模块的输出POR_Latch，同时连 接寄存器FF53的R输入端、寄存器FF54的R输入端、寄存器FF55的R输入端、寄存器FF56的R输 入端、寄存器FF57的R输入端、寄存器FF58的R输入端、寄存器FF59的R输入端；振荡器OSC的 输出端连接到寄存器FF51的时钟输入端；寄存器FF51的QN输出端连接寄存器FF51的D输入 端；寄存器FF51的Q输出端连接寄存器FF52的时钟输入端；寄存器FF52的QN输出端连接寄存 器FF52的D输入端；寄存器FF51的Q输出端连接寄存器FF53的时钟输入端；寄存器FF53的QN 输出端连接寄存器FF53的D输入端；寄存器FF53的Q输出端连接寄存器FF54的时钟输入端； 寄存器FF54的QN输出端连接寄存器FF54的D输入端；寄存器FF54的Q输出端连接寄存器FF55 的时钟输入端；寄存器FF55的QN输出端连接寄存器FF55的D输入端；寄存器FF55的Q输出端 连接寄存器FF56的时钟输入端；寄存器FF56的QN输出端连接寄存器FF56的D输入端；寄存器 FF56的Q输出端连接寄存器FF57的时钟输入端；寄存器FF57的QN输出端连接寄存器FF57的D 输入端；寄存器FF57的Q输出端连接寄存器FF58的时钟输入端；寄存器FF58的QN输出端连接 寄存器FF58的D输入端；寄存器FF58的Q输出端连接寄存器FF59的时钟输入端；寄存器FF59 的D输入端连接到电源VCC；寄存器FF59的Q输出端连接到与门AND51的另一个输入端的同时 同时作为数字辅助延时模块的输出POR_Good。

在本上电冗余模块未发生错误时，与门AND51的一个输入端为ER_RST连接出错检 测及冗余输出控制模块的输出的值为高，与门AND51的输出与另一个输出端的POR_Good的 值相同；内部存储单元状态监测模块的输出POR_Latch为高时，寄存器FF59的R输入端为高， 寄存器FF59输出POR_Good为低，振荡器OSC振荡，寄存器FF51的R输入端为低可以正常计数， 但寄存器FF52、寄存器FF53、寄存器FF54、寄存器FF55、寄存器FF56、寄存器FF57、寄存器 FF58的R输入端都为高，处于清零状态；当内部存储单元状态监测模块的输出POR_Latch为 低时，寄存器FF52、寄存器FF53、寄存器FF54、寄存器FF55、寄存器FF56、寄存器FF57、寄存器 FF58的R输入端为低，处于正常可写入状态，随着振荡器OSC振荡，由寄存器FF51、寄存器 FF52、寄存器FF53、寄存器FF54、寄存器FF55、寄存器FF56、寄存器FF57、寄存器FF58、寄存器 FF59计数器开始计数，当计数器计满后，即寄存器FF59的输出POR_Good由低变为高，数字辅 助延时模块的输出POR_Good由低变为高，POR_OUT信号将振荡器OSC关闭。

在本上电冗余模块发生单粒子效应产生错误输出时与门AND51的一个输入端为 ER_RST连接出错检测及冗余输出控制模块的输出的值为低，AND51的值为低，振荡器OSC振 荡，寄存器FF51的R输入端为低可以正常计数，寄存器FF52、寄存器FF53、寄存器FF54、寄存 器FF55、寄存器FF56、寄存器FF57、寄存器FF58的R输入端为低，处于正常可写入状态，随着 振荡器OSC振荡，由寄存器FF51、寄存器FF52、寄存器FF53、寄存器FF54、寄存器FF55、寄存器 FF56、寄存器FF57、寄存器FF58、寄存器FF59计数器开始计数，当计数器计满后，即寄存器 FF59的输出POR_Good由低变为高，数字辅助延时模块的输出POR_Good由低变为高，POR_OUT 信号将振荡器OSC关闭。出错检测及冗余输出控制模块的输出把数字辅助延时模块进行了 重置，使本上电冗余模块的输出重新变为高，清除已产生的单粒子翻转产生的影响，避免其 累积。

本发明所述的出错检测及冗余输出控制模块如图6所示,包括：异或门XOR61、异或 门XOR62、异或门XOR63、与非门NAND61、与非门NAND62、与非门NAND63；

异或门XOR61的一个输入端POR_Good1连接第一上电冗余模块的数字辅助延时模 块的输出，同时连接异或门XOR62的一个输入端；异或门XOR62的另一个输入端POR_Good2连 接第二上电冗余模块的数字辅助延时模块的输出，同时连接异或门XOR63的一个输入端；异 或门XOR63的另一个输入端POR_Good3连接第三上电冗余模块的数字辅助延时模块的输出， 同时连接异或门XOR61的另一个输入端；异或门XOR61的输出端连接与非门NAND61的一个输 入端的同时连接与非门NAND63的一个输入端；异或门XOR62的输出端连接与非门NAND62的 一个输入端的同时连接与非门NAND61的另一个输入端；异或门XOR63的输出端连接与非门 NAND63的另一个输入端的同时连接与非门NAND62的另一个输入端；与非门NAND61的输出端 作为出错检测及冗余输出控制模块的输出端OUT1；与非门NAND62的输出端作为出错检测及 冗余输出控制模块的输出端OUT2；与非门NAND63的输出端作为出错检测及冗余输出控制模 块的输出端OUT3。

本发明所述的出错检测及冗余输出控制模块的真值表如下表1所示，从表中可以 看出出错检测及冗余输出控制模块的三个输入分别将接收的POR_Good1信号、POR_Good2信 号、POR_Good3信号进行比较，若POR_Good1信号、POR_Good2信号、POR_Good3信号均相同，则 出错检测及冗余输出控制模块的三个输出OUT1、OUT2和OUT3均为高电平；若POR_Good1信号 与POR_Good2信号和POR_Good3信号不同，则OUT1为低电平，OUT2和OUT3为高电平；若POR_ Good2信号与POR_Good1信号和POR_Good3信号不同，则OUT2为低电平，OUT1和OUT3为高电 平；若POR_Good3信号与POR_Good1信号和POR_Good2信号不同，则OUT3为低电平，OUT1和 OUT2为高电平；出错检测及冗余输出控制模块通过三个异或门和三个与门可检测出三路中 的任意一路的错误，通过该模块的输出连接到上电冗余模块，可以把上电冗余模块进行复 位，清除单粒子效应的累积；连接到可控输出缓冲器可以切断该上电冗余模块的输出，避免 错误的输出影响整个上电复位电路的输出。

表1出错检测及冗余输出控制模块真值表

本发明的上电复位电路的单粒子实验结果与原有的上电复位电路的单粒子实验 结果的对比如图7所示，图中的横坐标为LET，即线性能量传递；纵坐标为crosssection，即 翻转截面；其中小黑方块代表加固前的上电复位电路的单粒子实验结果，粗的曲线为根据 实验结果拟合出的weibull曲线，从曲线计算可得该上电复位电路的翻转阈值LETTH为 3.07MeV.cm2/mg，饱和截面为2.13E-6cm2/device；其中小黑三角形代表本发明的上电复位 电路的单粒子实验结果，因其在低LET值的情况下未发生单粒子错误，所以其在LET低于 22MeV.cm2/mg时的翻转数为零，只有在22MeV.cm2/mg发生错误1次，在37MeV.cm2/mg发生错 误2次，在79MeV.cm2/mg时发生错误1次，错误数太少，无法拟合weibull曲线，直接从错误数 上可获得本发明的上电复位电路的翻转阈值LETTH为13MeV.cm2/mg与22MeV.cm2/mg之间， 是原有电路的4.23至7.16倍，而其饱和截面为2E-7cm2/device，是原有的上电复位电路的 10倍，加固效果显著。

综上所述，本发明通过出错检测及冗余输出控制模块把发生单粒子效应出错的上 电冗余模块检测出来，通过把上电冗余模块进行复位，清除单粒子效应的累积；连接到可控 输出缓冲器可以切断该上电冗余模块的输出，避免错误的输出影响整个上电复位电路的输 出，从而获得了显著的单粒子效应加固效果。