用于后段（BEOL）互连的先前层自对准过孔及插塞图案化

摘要

描述了用于后段(BEOL)互连的先前层自对准过孔及插塞图案化。在示例中，一种用于集成电路的互连结构包括设置在衬底上方的所述互连结构的第一层。所述第一层包括第一方向上的交替的金属线和电介质线的格栅。所述互连结构的第二层设置在所述第一层上方。所述第二层包括第二方向上的交替的金属线和电介质线的格栅，所述第二方向垂直于所述第一方向。所述第二层的所述格栅的每条金属线设置在凹陷的电介质线上，所述凹陷的电介质线包括与所述互连结构的所述第一层的所述交替的金属线和电介质线对应的第一电介质材料和第二电介质材料的交替的相异区域。

说明书

技术领域

本发明的实施例属于半导体结构及工艺的领域，并且具体而言属于后 段(backendofline)(BEOL)互连的先前层自对准过孔和插塞图案化的 领域。

背景技术

在过去的几十年，集成电路中特征的缩放已经是不断发展的半导体产 业背后的驱动力。缩放到越来越小的特征使半导体芯片的有限的不动产上 的功能单元的密度增大。例如，缩小的晶体管尺寸允许在芯片上包含增大 数目的存储器件，导致具有增大的容量的产品的制造。然而，对不断增大 的容量的驱动不是没有问题的。优化每个器件的性能的必要性变得越来越 重要。

集成电路通常包括在本行业中被称为过孔的导电微电子结构，以将过 孔上方的金属线或其它互连电连接至过孔之下的金属线或其它互连。过孔 典型地由光刻工艺形成。代表性地，可以在电介质层上方旋涂光刻胶层， 可以通过图案化掩模使所述光刻胶层曝光于图案化光化辐射，之后对经过 曝光的层显影，以形成光刻胶层内的开口。接下来，可以通过采用光刻胶 层内的开口作为蚀刻掩模在电介质层内蚀刻出用作过孔的开口。将这一开 口称为过孔开口。最后，采用一种或多种金属或其它导电材料填充所述过 孔开口，以形成过孔。

过去，过孔的尺寸和间隔已经逐步降低，并且预计将来过孔的尺寸和 间隔还将继续逐步降低，至少对于某些类型的集成电路(例如，高级微处 理器、芯片组部件、图形芯片等)如此。过孔尺寸的一个测度是过孔开口 的临界尺寸。过孔间隔的一个测度是过孔间距。过孔间距表示最接近的相 邻过孔之间的中心到中心距离。

在通过这样的光刻工艺对具有极小间距的极小过孔图案化时，将出现 几个挑战，尤其是在间距约为70纳米(nm)或更低和/或过孔开口的临界 尺寸约为35nm或更低的时候。一个这样的挑战是：过孔与上层互连之间的 重叠、和过孔与底层着陆互连之间的重叠，一般需要被控制到过孔间距的 四分之一的量级上的高容差。由于随着时间的推移过孔间距越来越小，重 叠容差倾向于随之以更高的速度缩放，以至光刻设备无法跟上这一速度。

另一个这样的挑战是：过孔开口的临界尺寸一般倾向于比光刻扫描仪 的分辨能力更快地缩放。存在缩小过孔开口的临界尺寸的缩小技术。但是， 缩小量倾向于受到最小过孔间距以及缩小工艺的能力的限制，以达到充分 的光学接近修正(OPC)中性，而且不显著损害线宽粗糙度(LWR)和/或 临界尺寸均匀性(CDU)。

又一个这样的挑战是：光刻胶的LWR和/或CDU特征一般需要随着过 孔开口的临界尺寸的降低而改善，以保持相同的临界尺寸预算的整体分数 (fraction)。但是，当前大多数光刻胶的LWR和/或CDU特征的改善并不 像过孔开口的临界尺寸的降低那样迅速。

再一个这样的挑战是：极小过孔间距一般倾向于超出超紫外线(EUV) 光刻扫描仪的分辨能力。因此，通常可以采用倾向于提高成本的两种、三 种或者更多种不同的光刻掩模。在某一点上，如果间距继续降低，那么即 使采用多个掩模也不可能采用EUV扫描仪印刷出用于这些极小间距的过孔 开口。

因而，过孔制造技术的领域有待改进。

附图说明

图1-13图示了表示根据本发明的实施例的自对准过孔及金属图案化的 方法中的各种操作的集成电路层的部分，其中：

图1图示了用于先前层金属化结构的平面图和各选项的对应截面图；

图2图示了针对图1的下层金属/ILD格栅结构上的定向自组配(DSA) 生长的平面图和各选项的对应的截面图；

图3图示了在去除了一个种类的聚合物之后图2的结构的平面图和对 应截面图；

图4图示了在金属线之上形成牺牲材料之后的图3的结构平面图和对 应截面图；

图5图示了在采用永久层间电介质(ILD)材料替代聚合物A之后图4 的结构的平面图和对应截面图；

图6图示了在永久ILD线上形成选择性硬掩模之后图5的结构的平面 图和对应平面图；

图7图示了在去除牺牲B材料并采用永久ILD线128代替之后图6的 结构的平面图和对应截面图；

图8图示了在沟槽形成(例如，格栅界定)之后图7的结构的平面图 和对应平面图；

图9图示了在图8的沟槽内形成牺牲材料格栅之后图8的结构的平面 图和对应截面图。

图10图示了在形成掩模并对其图案化随后蚀刻出过孔位置之后图9的 结构的平面图和对应截面图；

图11图示了去除掩模和硬掩模并随后以插塞图案化和蚀刻之后的图10 的结构的平面图和对应截面图；

图12图示了在掩模去除和金属线沟槽蚀刻之后图11的结构的平面图 和对应截面图；以及

图13图示了在金属线淀积和抛光之后图12的结构的平面图和对应截 面图。

图14图示了根据本发明的一个实施方式的计算设备。

具体实施方式

描述了用于后段(BEOL)互连的先前层自对准过孔和插塞图案化。在 以下描述中，阐述了诸如具体集成和材料机制等许多具体细节，以提供对 本发明的实施例的透彻理解。对本领域的技术人员将显而易见的是，可以 在没有这些具体细节的情况下实现本发明的实施例。在其它实例中，没有 详细描述诸如集成电路设计布局等公知的特征以免使本发明的实施例难以 理解。此外，应该理解的是，附图中所示的各种实施例为说明性的表示并 且不必按比例被绘出。

本文所描述的一个或多个实施例针对的先前层自对准过孔和插塞图案 化。本文所描述的过程的自对准方面可以基于定向自组装(DSA)机制， 下文将对其予以更加详细的描述。但是，应当理解，可以代替或结合基于 DSA的方案来采用选择性生长机制。在实施例中，本文所描述的过程使能 用于后段特征制造的自对准金属化的实现。

为了提供背景，在低于大约50纳米间距处的特征的图案化和对准需要 很多标线和关键对准策略，这些策略对于半导体制造过程而言是极为昂贵 的。一般而言，本文所描述的实施例涉及在下层的位置的基础上制造金属 和过孔图案。即，与常规的从上到下的图案化方案形成对比，实际上颠倒 了金属互连过程，并且该过程是由先前层建立的。这与常规方案形成了对 比，在常规方案中，首先沉积层间绝缘材料(ILD)，接下来在其内图案化 用于金属层和过孔层的图案。在常规方案中，采用光刻扫描仪对准系统来 执行与先前层的对准。之后蚀刻ILD。

更具体而言，一个或多个实施例针对的是采用下层金属作为模板来构 建导电过孔以及金属之间的非导电间隔或中断(被称为“插塞”)的方案。 根据定义，采用过孔着陆到先前层的金属图案上。在这一脉络中，本文所 描述的实施例使能了更加健壮的互连制造方案，因为不再影响过孔或插塞 放置。与采用常规方法对这样的特征进行图案化的需要相比，可以采用这 样的互连制造方案省掉很多对准/曝光、改善电接触(例如，通过降低过孔 电阻)、以及减少总过程操作和处理时间。

如下文所说明，本文所描述的自对准过孔及金属图案化方案可以包括 以下方面或属性中的一个或多个：(a)使能了底部朝上的超级自对准过 孔/金属图案化过程；(b)采用先前层金属来引导形成于上方的层上的过孔 位置；(c)生成每一可能的过孔和金属线末端位置并使其充分对准但是 只保留所需的或者预期的过孔和金属线末端位置的过程；(d)过孔和金 属线末端的位置和形状是由先前层图案预先形成的；(e)下方和上方金 属的交叉自然地形成了完全自对准的过孔位置；(f)通过预先存在的格栅 光刻由下层金属层来定义过孔和插塞位置、尺寸和形状；(g)过孔和插 塞光刻只需用于选择一个或另一个，而不影响特征的位置、形状、CDU、 粗糙度或尺寸(例如，LWR是无关的)；(h)可以将本文所描述的过 程表征为上下颠倒的双重金属镶嵌或过孔/插塞第一方案；(i)由于在层 内的过孔和插塞位置选择方面实现了更大的容限，因而可以简化对应的光 刻抗蚀剂设计(可以将其称为“桶”方案，其中，只采用光刻胶填充多个 生成的孔，其中，接下来只选择某些孔予以保留或删除)；(j)过孔和插 塞光刻胶LWR不再至关重要，而且可以采用更快捷的抗蚀剂；(k)可 以将特征的尺寸制作为单一形状和尺寸，并且其可以适用于电子束引导写 入(EBDW)过程；以及(k)简化了过孔设计规则，并且允许所有可能 的过孔呈现任何几何配置，其中，过孔的尺寸完全是通过上面和下面的金 属的交叉定义的。

图1-13图示了表示根据本发明的实施例的自对准过孔及金属图案化的 方法中的各种操作的集成电路层的部分。在所描述的每一操作的图示中， 在左手侧示出了平面图，在右手侧示出了对应的截面图。本文将这些图称 为对应截面图和平面图。

图1图示了根据本发明的实施例的用于先前层金属化结构的平面图和 各选项的对应截面图。参考所述平面图和对应的截面图选项(a)，起始结 构100包括金属线102和层间电介质(ILD)线104的图案。可以按照栅状 图案对起始结构100图案化，该图案具有按照恒定间距隔开并且具有恒定 宽度的金属线，如果采用自组配材料的话那么如图1所示。如果采用定向 选择性生长技术，那么下层图案无须具有单一间距或宽度。例如，可以通 过间距二分法或间距四分法来制造所述图案。线中的一些可能与下层过孔 相关联，例如，在截面图中作为例子示出的线102’。

再次参考图1，替代选项(b)-(f)处理在金属线102和层间电介质 线104之一或两者的表面上形成(例如，沉积、生长或者作为前面的图案 化过程的剩余产物而留下)额外膜的情况。在示例(b)中，在层间电介质 线104上设置额外膜106。在示例(c)中，在金属线102上设置额外膜108。 在示例(d)中，在层间电介质线104上设置额外膜106，在金属线102上 设置额外膜108。此外，尽管在(a)中将金属线102和层间电介质线104 示为共面，但是在其它实施例中，它们非共面。例如，在(e)中，金属线 102在层间电介质线104上方伸出。在示例(f)中，金属线102凹陷到层 间电介质线104之下。

再次参考示例(b)-(d)，可以采用额外层(例如，层106或108) 作为硬掩模(HM)或保护层，或者采用额外层使能下文所述的与接下来的 处理操作相关联的选择性生长和/或自组装。也可以采用这样的额外层保护 ILD线免受进一步处理的影响。此外，由于类似的原因，在金属线上方有 选择地沉积另一种材料可以带来好处。再次参考示例(e)和(f)，还可以 使ILD线或者金属线凹陷，其中，在任意或者两表面上具有保护/HM材料 的任何组合。总之，在这个阶段存在很多种用于为选择性或定向自组装过 程制备最终处于下层的表面的选项。

在实施例中，如本说明书中通篇使用的，层间电介质(ILD)材料(例 如，层间电介质线104的材料)包括电介质或绝缘材料层或者由其构成。 合适的电介质材料的示例包括但不限于，硅的氧化物(例如，二氧化硅 (SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本 行业已知的各种低k电介质材料及其组合。层间电介质材料可以由常规技 术形成，例如，由化学气相沉积(CVD)、物理气相沉积(PVD)或者由 其它沉积方法形成。

在实施例中，仍然如贯穿本说明书所使用的，诸如金属线102的材料 等互连材料，是由一个或多个金属或其它导电结构构成的。常见的示例是 使用铜线和铜结构，所述铜线和铜结构可以在铜和周围ILD材料之间包括 阻挡层，也可以不包括。如文中所使用的，术语金属包括多种金属的合金、 堆叠以及其它组合。例如，金属互连线可以包括阻挡层、不同金属或合金 的堆叠等等。在本行业有时将互连线称为迹线、导线、线、金属或者简单 地称为互连。如下文将进一步描述的，可以将下面的互连线的顶表面用于 自对准过孔和插塞的形成。

在实施例中，如本说明书中通篇使用的，硬掩模材料，例如，层106 或108(如果被包含作硬掩模的话)由不同于层间电介质材料的电介质材料 构成。在一个实施例中，可以在不同的区域内采用不同的硬掩模材料，以 提供相对于彼此的以及相对于下层电介质和金属层的不同生长或蚀刻选择 性。在一些实施例中，硬掩模层包括硅的氮化物(例如，氮化硅)层或者 硅的氧化物层或两者或其组合。其它适当材料可以包括基于碳的材料。在 另一实施例中，硬掩模材料包括金属种类。例如，硬掩模或其它覆盖材料 可以包括钛或者另一金属的氮化物(例如，氮化钛)层。可以在这些层的 一者或多者当中包含有可能较少量的其它材料，例如，氧。替代地，可以 根据具体的实施方式采用本行业已知的其它硬掩模层。可以通过CVD、PVD 或者其它沉积方法形成所述硬掩模层。

应当理解，联系图1描述的层和材料典型地形成在下层半导体衬底或 结构(例如，集成电路的(多个)下层器件层)上或上方。在实施例中， 下层半导体衬底代表用于制造集成电路的一般工件对象。半导体衬底往往 包括硅或其它半导体材料的晶片或其它片。合适的半导体衬底包括但不限 于，单晶硅、多晶硅、绝缘体上硅(SOI)以及由其它半导体材料形成的类 似衬底。所述半导体衬底根据制造阶段往往包括晶体管、集成电路等。所 述衬底还可以包括半导体材料、金属、电介质、掺杂剂以及半导体衬底中 常用的其它材料。此外，可以在下层的低层级互连层上制造图1所示的结 构。

图2图示了根据本发明的实施例针对下层金属/ILD格栅上(例如，图 1所述的结构上)的定向自组配(DSA)生长的平面图和各选项的对应截面 图。参考所述平面图，结构110包括具有交替的聚合物或者交替的聚合物 成分的层。例如，如图所示，在图1的层间电介质(ILD)线104上或上方 形成聚合物A(或聚合物成分A)，同时在图1的金属线102上或上方形 成聚合物B(或聚合物成分B)。参考所述截面图，在层间电介质(ILD) 线104上形成聚合物A(或聚合物成分A)，并且在金属线102上形成聚 合物B(或聚合物成分B)。在(b)中，在形成于层间电介质(ILD)线 104上的额外膜106上形成聚合物A(或聚合物成分A)，同时在金属线 102上形成聚合物B(或聚合物成分B)。在(c)中，在层间电介质(ILD) 线104上形成聚合物A(或聚合物成分A)，同时在形成于金属线102上 的额外膜108上形成聚合物B(或聚合物成分B)。在(d)中，在形成于 层间电介质(ILD)线104上的额外膜106上形成聚合物A(或聚合物成分 A)，并且在形成于金属线102上的额外膜108上形成聚合物B(或聚合物 成分B)。

再次参考图2，在实施例中，一旦完成了对下层结构(例如，图1的结 构100)表面的制备，就将50-50二嵌段共聚物，例如，聚苯乙烯-聚甲基 丙烯酸甲酯(PS-PMMA)涂覆到所述衬底上并对其退火，以推动自组装， 从而得到图2的结构110的聚合物A/聚合物B。在一个这样的实施例中， 借助于适当的表面能量条件，嵌段共聚物在结构100的下层材料的基础上 分凝。例如，在具体实施例中，聚苯乙烯有选择地与下层金属线102(或者 对应的金属线帽或硬掩模材料)对准。同时，聚甲基丙烯酸甲酯有选择地 与ILD线104(或者对应的金属线帽或硬掩模材料)对准。

因而，在实施例中，在嵌段共聚物(BCP，即聚合物A/聚合物B)内 再造了下层金属及ILD网格。在BCP间距与下层栅栏间距相当的情况下可 能尤其如此。在一个实施例中，所述聚合物网格(聚合物A/聚合物B)能 够健壮地对抗某些与理想网格的小的偏差。例如，如果小的插塞实际上在 理想网格应当具有金属的地方放置了氧化物或类似材料，那么仍然能够获 得理想的聚合物A/聚合物B网格。但是，在一个实施例中，由于ILD线栅 格是没有ILD主干的金属中断的理想化栅状结构，因而有必要使ILD表面 呈中性，因为在这样的实例中两种类型的聚合物(A和B)都要暴露于ILD 类材料，而只有一个类型暴露于金属。

在实施例中，涂覆聚合物(聚合物A/B)的厚度大约与最终形成于其 位置上的ILD的最终厚度相同或略厚。在实施例中，如下文所描述的，并 非将所述聚合物网格形成为蚀刻抗蚀剂，而是将其形成为最终围绕其生长 永久ILD层的支架。因而，聚合物(A/B)的厚度可能很重要，因为可以 采用其来定义接下来形成的永久ILD层的最终厚度。即，在一个实施例中， 最终采用具有大致相同厚度的ILD栅代替图2所示的聚合物栅。

在实施例中，如上所述，图2的聚合物A/聚合物B的网格是嵌段共聚 物。在一个这样的实施例中，嵌段共聚物分子是聚合物分子，所述聚合物 分子是由通过共价键结合的单体的链形成的。在嵌段共聚物中，存在至少 两种不同类型的单体，这些不同类型的单体主要被包含在不同的嵌段或者 连续的单体序列内。所图示的嵌段共聚物分子包括聚合物A的嵌段和聚合 物B的嵌段。在实施例中，聚合物A的嵌段主要包括由以共价键联系的单 体A的链(例如，A-A-A-A-A……)，而聚合物B的嵌段则主要包括由以 共价键联系的单体B的链(例如，B-B-B-B-B……)。单体A和B可以表 示本行业已知的嵌段共聚物中所采用的不同类型的单体中的任何单体。通 过示例的方式，单体A可以表示要形成聚苯乙烯的单体，单体B可以表示 要形成聚(甲基丙烯酸甲酯)(PMMA)的单体，但是本发明的范围不受 此限制。在其它实施例中，可能存在不只两种嵌段。此外，在其它实施例 中，所述嵌段中的每者可以包括不同类型的单体(例如，每一嵌段本身可 以是共聚物)。在一个实施例中，使聚合物A的嵌段和聚合物B的嵌段以 共价键结合到一起。聚合物A的嵌段和聚合物B的嵌段可以具有大约相等 的长度，或者一个嵌段可以显著长于另一嵌段的长度。

典型地，嵌段共聚物的嵌段(例如，聚合物A的嵌段和聚合物B的嵌 段)可以每者具有不同的化学性质。作为一个示例，所述嵌段中的一个可 以相对地更具疏水性(例如，排斥水)，另一个可以相对地更具亲水性(吸 引水)。至少从概念上来讲，所述嵌段中的一个可以相对地更类似于油， 另一嵌段可以相对地更类似于水。不同聚合物嵌段之间的这样的化学性质 差异，即亲水性－疏水性差异或其它差异，可以使得嵌段共聚物分子自组 装。例如，所述自组装可以基于聚合物嵌段之间的微相分离。从概念上来 讲，这可以类似于一般不互溶的油和水的相分离。类似地，聚合物嵌段之 间的亲水性上的差异(例如，一个嵌段相对地疏水，另一个嵌段相对地亲 水)可能导致大致类似的微相分离，其中，不同聚合物嵌段将由于与其它 嵌段的化学厌离而试图与彼此“分离”。

但是，在实施例中，由于聚合物嵌段是与彼此以共价键结合的，因而 它们不能在宏观尺度上完全分离。相反，给定类型的聚合物嵌段可能倾向 于在极小的(例如，纳米尺寸的)区域或相内与相同类型的其它分子的聚 合物嵌段分凝或聚合。区域或微相的具体尺寸和形状一般至少部分地取决 于聚合物嵌段的相对长度。在实施例中，通过第一示例(如图2所示)的 方式，在两种嵌段共聚物中，如果嵌段具有大约相同的长度，那么生成由 交替的聚合物A线和聚合物B线的网格状图案。在另一实施例中，通过第 二示例(未示出)的方式，在两个嵌段共聚物中，如果所述嵌段中的一个 比另一个长，但不是长太多，那么可以形成竖直的柱状结构。在所述柱状 结构中，嵌段共聚物分子可以对准排列，它们的较短的聚合物嵌段微相离 析到柱的内部，而它们的较长的聚合物嵌段则延伸离开所述柱并且围绕所 述柱。例如，如果聚合物A的嵌段比聚合物B的嵌段长，但是没有长太多， 那么可以形成柱状结构，其中，很多嵌段共聚物分子对准排列，这些分子 的较短的聚合物B的嵌段形成柱状结构，在所述柱状结构周围包围着具有 较长的聚合物A的嵌段的相。当其发生在具有足够尺寸的区域内时，可以 形成由大致为六边形填充(hexagonally-packed)的柱状结构构成的二维阵 列。

在实施例中，首先施加聚合物A/聚合物B栅格作为未组装的嵌段共聚 物层部分，该部分包括例如通过刷涂或其它涂覆工艺施加的嵌段共聚物材 料。所述的未组装形貌是指这样的情况，其中，在沉积时，嵌段共聚物尚 未发生充分的相分离和/或自组装，以形成纳米结构。在这一未组装形式当 中，嵌段共聚物分子具有相对较高的随机性，其中，不同聚合物嵌段的取 向和位置具有相对较高的随机性，这与联系图2的生成结构所讨论的组装 后的嵌段共聚物层部分形成了对比。可以通过各种不同方式施加未组装嵌 段共聚物层部分。通过示例的方式，可以将嵌段共聚物溶解到溶剂当中， 然后将其旋涂到表面上。替代地，可以将未组装嵌段共聚物喷涂、滴涂、 浸涂或者以其它涂覆方式涂覆或施加到所述表面上方。有可能采用其它施 加嵌段共聚物的方式以及本行业已知的其它施加类似有机涂层的方式。然 后，所述未组装层可以形成组装嵌段共聚物层部分，例如，通过未组装嵌 段共聚物层部分的微相离析和/或自组装。所述微相离析和/或自组装是通过 嵌段共聚物分子的重新排布和/或重新定位发生的，尤其是嵌段共聚物分子 的不同聚合物嵌段的重新排布和/或重新定位。

在一个这样的实施例中，可以对未组装嵌段共聚物实施退火处理，以 启动、加快微相离析和/或自组装、提高其质量或者以其它方式促进微相离 析和/或自组装。在一些实施例中，退火处理可以包括可操作以提高嵌段共 聚物的温度的处理。一个这样的处理的例子是对所述层焙烧、在烘箱中或 热灯下对所述层加热、向所述层施加红外辐射或者以其它方式施加热量或 者提高所述层的温度。预期温度提高一般将足以显著加快嵌段共聚物的微 相分离和/或自组装的速率，而不破坏嵌段共聚物或者集成电路衬底的任何 其它重要材料或结构。通常，加热可以处于大约50℃到大约300℃的范围 内，或者处于大约75℃到大约250℃的范围内，而不超过嵌段共聚物或集 成电路衬底的热降解极限。所述加热或退火可以有助于向嵌段共聚物分子 提供能量，从而使其更具有移动性/灵活性，以提高微相分离的速率和/或提 高微相分离的质量。嵌段共聚物分子的这样的微相分离或重新排布/重新定 位可以引起自组装，以形成极小的(例如，纳米级)结构。自组装可以发 生在力的影响下，例如，所述力为表面张力、分子亲集和厌离以及其它表 面相关和化学相关力。

在任何情况下，在一些实施例中，可以采用嵌段共聚物的自组装(不 管其基于亲水性－疏水性差异还是其它方式)形成极小的周期性结构(例 如，精确地隔开的纳米级结构或线)。在一些实施例中，可以采用其形成 最终用于形成过孔和开口的纳米级线或其它纳米级结构。在一些实施例中， 可以采用嵌段共聚物的定向自组装来形成与互连自对准的过孔，如下文更 详细描述的。

图3图示了根据本发明的实施例的在去除了一个种类的聚合物之后图2 的结构的平面图和对应截面图。参考图3，去除聚合物B，从而从新暴露金 属线102(或者形成于金属线102上的硬掩模或帽盖层)，同时使聚合物A 保留在ILD线104上，从而形成了结构112。在实施例中，采用深紫外(DUV) 泛射曝光，随后继之以湿法蚀刻或选择性干法蚀刻有选择地去除聚合物B。 应当理解，可以不首先从金属线102(如图所示)上去除聚合物，而是可以 首先执行从ILD线上的去除。

图4图示了根据本发明的实施例的在金属线102之上形成牺牲材料之 后的图3的结构平面图和对应截面图。参考所述平面图和对应的截面图(b)， 结构114包括形成于金属线102上或之上并且处于ILD线104上或之上的 聚合物A线之间的牺牲B层。在实施例中，参考截面图(a)，低温淀积以 氧化物(例如，TiOx)或其他牺牲材料填充聚合物A线之间的沟槽以作为 共形层116。之后，通过干法蚀刻或者化学机械平面化(CMP)工艺将共形 层116局限至金属线102之上的区域。文中将所得到的层称为牺牲B，因 为在一些实施例中最终采用永久ILD材料代替所述材料。但是，在其他实 施例中，应当理解，可以转而在这一阶段形成永久ILD材料。在采用牺牲 材料的情况下，在实施例中，牺牲材料具有必要的淀积特性、热稳定性以 及相对于该过程中采用的其他材料的蚀刻选择性。

图5图示了根据本发明的实施例的在采用永久层间电介质(ILD)材料 替代聚合物A之后图4的结构的平面图和对应截面图。参考所述平面图和 对应截面图(c)，结构118包括处于ILD线104上或之上并且处于牺牲B 材料线之间的永久层间电介质(ILD)线120。在实施例中，如截面图(a) 所示，去除聚合物A线。之后，参考截面图(b)，在所得到的结构之上共 形形成ILD材料层119。之后，通过干法蚀刻或者化学机械平面化(CMP) 工艺将共形层119局限至ILD线104之上的区域。在实施例中，结构118 实际上采用与下层金属格栅相称的并且与所述下层格栅对准的非常厚的材 料格栅(例如，永久ILD120和牺牲B)代替图2的聚合物(A/B)格栅。 可以采用两种不同的材料最终界定插塞和过孔的可能位置，下文将对此予 以更加详细的描述。

图6图示了根据本发明的实施例的在永久ILD线上形成选择性硬掩模 之后图5的结构的平面图和对应平面图。参考所述平面图和对应截面图(c)， 结构122包括形成于永久层间电介质(ILD)线120上的硬掩模层124。在 一个实施例中，参考截面图(c)，采用选择性生长过程形成硬掩模层124， 其被局限于永久ILD线120的表面。在另一实施例中，首先在具有凹陷永 久ILD线120的结构上形成共形材料层123(截面图(a))。之后，使共 形层123受到定时蚀刻和/或CMP处理，以形成硬掩模层124(截面图(b))。 在后一种情况下，使ILD线120相对于牺牲B材料凹陷，之后在所得到的 格栅上淀积非共形(平面化)硬掩模123。牺牲B线上的材料123比凹陷 ILD线120上的厚，从而使得硬掩模的定时蚀刻或抛光操作有选择地从牺 牲B材料上去除材料123。

图7图示了根据本发明的实施例的在去除牺牲B材料并采用永久ILD 线128代替之后图6的结构的平面图和对应截面图。参考所述平面图和对 应截面图(c)，结构126包括代替了图6的牺牲B线的永久ILD线18， 即，处于金属线102之上并与之对准。在实施例中，去除牺牲B材料(截 面图(a))并采用永久ILD线128代替(截面图(c)，例如，通过淀积 共形层，并继之以定时蚀刻或CMP处理(截面图(b))。在实施例中， 所得到的结构126包括均匀的ILD材料(永久ILD线120+永久ILD线128)， 其中，所有可能的插塞的位置都覆盖在硬掩模124内，而所有可能的过孔 都处于暴露的永久ILD线128的区域内。在一个这样的实施例中，永久ILD 线120和永久ILD线128由相同材料构成。在另一个这样的实施例中，永 久ILD线120和永久ILD线128由不同ILD材料构成。在任一种情况下， 在具体实施例中，可以在最终结构中发现永久ILD线120和永久ILD线128 的材料之间的诸如接缝的区别。在图7中出于举例说明的目的示出了示范 性接缝199。

图8图示了根据本发明的实施例的在沟槽形成(例如，格栅界定)之 后图7的结构的平面图和对应平面图。参考所述平面图和分别沿轴a-a’、 b-b’、c-c’、d-d’取得的对应截面图(a)-(d)，可以通过在图7的结构中 形成垂直于图7的格栅的沟槽132而界定结构130内的用于最终界定金属 线的图案之间的区域的格栅。在实施例中，通过将格栅图案构图并蚀刻到 较早结构的牺牲格栅内而形成沟槽132。在一个实施例中，有效地形成了网 格，所述网格界定了最终形成的金属线之间所有间隔的位置，同时还界定 了所有的插塞和过孔。在实施例中，所述沟槽132显露出下层ILD线104 和金属线102的若干部分。

图9图示了根据本发明的实施例的在图8的沟槽内形成牺牲材料格栅 之后图8的结构的平面图和对应截面图。参考所述平面图和分别沿轴a-a’、 b-b’、c-c’、d-d’取得的对应截面图(a)-(d)，在图8的结构的沟槽132 内形成作为层间电介质层或牺牲层的材料层134。在实施例中，通过采用永 久ILD材料或牺牲材料(例如，如果要制造气隙，那么后面要将其去除) 进行共形淀积并继之以定时蚀刻或CMP形成材料层134。在前一种情况下， 材料层134最终变为处于接下来在同一金属层上形成的平行金属线之间的 ILD材料。在后一种情况下，如图所示，可以将所述材料称为牺牲C材料。 在一个实施例中，材料层134具有相对于其他ILD材料以及硬掩模层128 的高蚀刻选择性。

图10图示了根据本发明的实施例的在形成掩模并对其图案化继而蚀刻 出过孔位置之后图9的结构的平面图和对应截面图。参考所述平面图和分 别沿轴a-a’和b-b’取得的对应截面图(a)和(b)，在图9的结构上形成掩 模136。通过(例如)光刻技术对所述掩模构图，使之具有形成于其内的开 口137。在实施例中，在预期过孔构图的基础上确定所述开口。也就是说， 在这一阶段，已经对所有可能的过孔和插塞(例如，作为占位器)进行了 图案化并使其自对准至上面和下面的最终金属层。这里，选择要保留的过 孔和插塞位置的子集，其为用于蚀刻金属线位置的位置。在一个实施例中， 采用ArF或EUV或电子束抗蚀剂切割或选择所要蚀刻的过孔，即，金属线 102.的暴露部分的位置。应当理解，硬掩模124和材料层134充当着实际的 蚀刻掩模，其决定着过孔的形状和位置。掩模136只起着阻止其余过孔受 到蚀刻的作用。照此，由于选定过孔位置(即，直接位于金属线102的暴 露部分之上的开口137的部分)的周围材料(例如，硬掩模124和材料层 134)能够抵御用于去除金属线102的选定部分之上的ILD线128以完成最 终的过孔制作的蚀刻处理，因而放宽了针对开口137的容限。在一个实施 例中，掩模136由拓扑遮蔽部分136c、抗反射涂覆(ARC)层136b和光致 抗蚀剂层136b构成。在一个具体的这样的实施例当中，拓扑遮蔽部分136c 是碳硬掩模(CHM)层，抗反射涂覆层136b是硅ARC层。

图11图示了根据本发明的实施例的去除掩模和硬掩模并继之以插塞构 图和蚀刻之后的图10的结构的平面图和对应截面图。参考所述平面图和分 别沿轴a-a’和b-b’取得的对应截面图(a)和(b)，在过孔位置构图之后去 除图10所示的掩模136。接下来，形成第二掩模138并对其构图，以覆盖 选定插塞位置。具体地，在实施例中，如图11所示，保留硬掩模124的处 于最终将形成插塞的位置上的部分。也就是说，在这一阶段，存在具有硬 掩模的形式的所有可能插塞。图11的构图操作的作用在于去除所有的硬掩 模124部分，除了那些被选定用于插塞保留的部分之外。所述构图有选择 地暴露ILD线120和128的主要(substantial)部分作为(例如)统一电介 质层。

图12图示了根据本发明的实施例的在掩模去除和金属线沟槽蚀刻之后 图11的结构的平面图和对应截面图。参考所述平面图和分别沿轴a-a’和b-b’ 取得的对应截面图(a)和(b)，在过孔位置构图之后去除图11所示的掩 模138。接下来，执行对ILD线120和128的暴露部分的部分蚀刻，以提 供凹陷ILD线120’和128’。凹陷的程度可以以定时蚀刻处理为基础，其目 标被设定至预期金属线厚度的深度。通过蚀刻使不受所保留的硬掩模124 的部分保护的ILD线120的部分凹陷，如图12所示。此外，材料层134(可 以是牺牲材料或永久ILD材料)也未受到蚀刻或凹陷处理。应当理解，对 于图12所示的过程而言不需要光刻操作，因为已经蚀刻出了过孔位置(在 金属线102的暴露部分处)并保留了插塞(在保留了硬掩模124的位置)。

图13图示了根据本发明的实施例的在金属线淀积和抛光之后图12的 结构的平面图和对应截面图。参考所述平面图和分别沿轴a-a’和b-b’取得的 对应截面图(a)和(b)，在图12的结构之上共形形成用于形成金属互连 线的金属。之后，通过(例如)CMP使所述金属平面化，以提供金属线140。 所述金属线通过预定过孔位置与下层金属线耦合，并通过保留的插塞142 和144隔离。所述的金属(例如，铜及相关势垒层和种层)淀积和平面化 过程可以是标准的BEOL双重金属镶嵌处理的过程。应当理解，在后续的 制造操作中，可以去除材料层线134，从而在所得到的金属线140之间提供 气隙。

接下来可以采用图13的结构作为基础来形成接下来的金属线/过孔和 ILD层。替代地，图13的结构可以代表集成电路中的最终金属互连层。应 当理解，可以按照替代顺序实践上述工艺操作，并非每项操作都有必要被 执行并且/或者可以执行额外的工艺操作。此外，尽管上面的过程流聚焦在 定向自组装(DSA)的应用上，但是在所述工艺流的一个或多个位置上可 以采用选择性生长过程作为替代。在任何情况下，所得到的结构都能够实 现中心落在下层金属线上的过孔的制造。即，例如由于非理想的选择性蚀 刻工艺，所述过孔可以比下层金属线宽、窄或者与之具有相同的厚度。但 是，在实施例中，过孔的中心直接与金属线的中心对准(匹配)。因此， 在实施例中，否则将必须忍受的由于常规光刻/双重金属镶嵌图案化导致的 偏差对于本文中描述的生成结构而言不再是问题。

可以采用本文中公开的实施例制造各式各样不同类型的集成电路和/或 微电子器件。这样的集成电路的示例包括但不限于，处理器、芯片组部件、 图形处理器、数字信号处理器、微控制器等。在其它实施例中，可以制造 半导体存储器。此外，可以在本行业已知的各种各样的电子设备中采用所 述集成电路或其它微电子器件。例如，在计算机系统(例如，台式机、膝 上型电脑、服务器)、移动电话、个人电子设备等当中。可以使所述集成 电路与总线以及系统中的其它部件耦合。例如，可以通过一条或多条总线 将处理器耦合至存储器、芯片组等。有可能采用本文中公开的方法来制造 处理器、存储器和芯片组中的每个。

图13图示了根据本发明的一种实施方式的计算设备1400。计算设备 1400容纳板1402。板1402可以包括很多部件，所述部件包括但不限于处 理器1404和至少一个通信芯片1406。将处理器1404物理和电耦合至板 1402。在一些实施方式中，还将至少一个通信芯片1406物理和电耦合至板 1402。在另外的实施方式中，通信芯片1406是处理器1404的一部分。

根据其应用，计算设备1400可以包括一个或多个其它部件，这些部件 可以或可以不物理和电耦合至板1402。这些其它部件包括但不限于：易失 性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储 器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、 触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功 率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、 照相机、和大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字多功 能盘(DVD)等)。

通信芯片1406使能用于来往于计算设备1400的数据的传输的无线通 信。术语“无线”及其派生词可以用于描述可以通过使用经由非固体介质 调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道 等。术语并不暗示相关联的设备不包含任何接线，尽管在一些实施例中它 们可以不包含接线。通信芯片1406可以实施多种无线标准或协议中的任何 无线标准或协议，包括但不限于：Wi-Fi(IEEE802.11族)、WiMAX(IEEE 802.16族)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、 HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生 物、以及被称为3G、4G、5G或更高代的任何其它无线协议。计算设备1400 可以包括多个通信芯片1406。例如，第一通信芯片1406可以专用于较短范 围的无线通信，例如，Wi-Fi和蓝牙，第二通信芯片1406可以专用于较长 范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、 Ev-DO等。

计算设备1400的处理器1404包括封装在处理器1404内的集成电路管 芯。在本发明的一些实施方式中，所述处理器的集成电路管芯包括采用一 个或多个根据本发明的实施方式构建的结构，例如，先前层自对准过孔和 插塞。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将 该电子数据转换成可以被存储在寄存器和/或存储器中的其它电子数据的任 何设备或设备的部分。

通信芯片1406还包括封装在通信芯片1406内的集成电路管芯。根据 本发明的另一实施方式，通信芯片的集成电路管芯包括一个或多个根据本 发明的实施方式构建的结构，例如，先前层自对准过孔和插塞。

在另一实施方式中，计算设备1400内容纳的另一部件可以含有集成电 路管芯，所述集成电路管芯包括一个或多个根据本发明的实施方式构建的 诸如先前层自对准过孔和插塞的结构。

在各实施方式中，计算设备1400可以是膝上型电脑、上网本、笔记本、 超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移 动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐 控制单元、数字照相机、便携式音乐播放器或者数字视频记录器。在另外 的实施方式中，计算设备1400可以是处理数据的任何其它设备。

因而，本发明的实施例包括用于后段(BEOL)互连的先前层自对准过 孔和插塞图案化。

在实施例中，一种用于集成电路的互连结构包括设置在衬底上方的所 述互连结构的第一层。所述第一层包括第一方向上的交替的金属线和电介 质线的格栅。第二层设置在所述第一层上方的所述互连结构。所述第二层 包括第二方向上的交替的金属线和电介质线的格栅，所述第二方向垂直于 所述第一方向。所述第二层的所述格栅的每条金属线设置在凹陷的电介质 线上，所述凹陷的电介质线包括与所述互连结构的所述第一层的所述交替 的金属线和电介质线对应的第一电介质材料和第二电介质材料的交替的相 异区域。

在一个实施例中，所述第二层的金属线通过过孔而电耦合到所述第一 层的金属线，所述过孔具有与所述第一层的所述金属线的中心直接对准、 并且与所述第二层的所述金属线的中心直接对准的中心。

在一个实施例中，所述第二层的金属线被插塞中断，所述插塞具有与 所述第一层的电介质线的中心直接对准的中心。

在一个实施例中，所述第一电介质材料与所述第二电介质材料不同。

在一个实施例中，所述第一电介质材料和所述第二电介质材料的所述 交替的相异区域通过接缝被分开。

在一个实施例中，所述第一电介质材料与所述第二电介质材料相同。

在实施例中，一种制造用于集成电路的互连结构的方法，所述方法包 括：提供先前层金属化结构，所述先前层金属化结构包括交替的金属线和 电介质线的格栅图案，所述格栅图案具有第一方向。所述方法还包括：在 所述格栅图案上方形成牺牲结构。所述方法还包括：用第一电介质层来代 替所述牺牲结构的位于所述格栅图案的所述金属线上方并与所述格栅图案 的所述金属线对准的部分，并且用第二电介质层来代替所述牺牲结构的位 于所述格栅图案的所述电介质线上方并且与所述格栅图案的所述电介质线 对准的部分。所述方法还包括：在所述第一电介质层中形成一个或多个过 孔位置，暴露所述先前层金属化结构的所述格栅图案的所述金属线的部分。 所述方法还包括：使所述第一电介质层和所述第二电介质层的部分凹陷。 所述方法还包括：在所述第一电介质层和所述第二电介质层的凹陷的部分 中形成多条金属线，并且在所述一个或多个过孔位置中形成金属过孔，所 述多条金属线具有第二方向，所述第二方向垂直于所述第一方向。

在一个实施例中，所述方法还包括：在所述第二电介质层中形成一个 或多个插塞位置。

在一个实施例中，所述第一电介质层和所述第二电介质层的所述凹陷 的部分中的所述多条金属线中的金属线通过过孔而电耦合到所述先前层金 属化结构的金属线，所述过孔具有与所述先前层金属化结构的所述金属线 的中心直接对准、并且与所述第一电介质层和所述第二电介质层的所述凹 陷的部分中的所述多条金属线中的所述金属线的中心直接对准的中心。

在一个实施例中，形成所述多条金属线和金属过孔包括形成金属层并 使所述金属层平面化。

在一个实施例中，所述方法还包括：在所述第一电介质层和所述第二 电介质层的所述凹陷的部分中的所述多条金属线之间形成气隙结构。

在一个实施例中，在所述格栅图案上方形成所述牺牲结构包括采用定 向自组装(DSA)技术。

在一个实施例中，形成所述牺牲结构包括形成50-50双嵌段聚苯乙烯- 聚甲基丙烯酸甲酯(PS-PMMA)共聚物。

在一个实施例中，在所述格栅图案上方形成所述牺牲结构包括采用选 择性生长技术。

在一个实施例中，形成所述第一电介质层和所述第二电介质材料层包 括形成不同的材料。

在一个实施例中，形成所述第一电介质层和所述第二电介质材料层包 括形成相同的材料。

在实施例中，一种制造用于集成电路的互连结构的方法包括：提供先 前层金属化结构，所述先前层金属化结构包括交替的金属线和电介质线的 第一格栅图案，所述第一格栅图案具有第一方向。所述方法还包括：在所 述格栅图案上方形成聚合物结构，所述聚合物结构包括设置在所述格栅图 案的所述金属线上方并与所述格栅图案的所述金属线对准的第一聚合物种 类、以及设置在所述格栅图案的所述电介质线上方并与所述格栅图案的所 述电介质线对准的第二聚合物种类。所述方法还包括：从所述聚合物结构 去除所述第一聚合物种类。所述方法还包括：形成牺牲材料，所述牺牲材 料位于所述格栅图案的所述金属线上方并与所述格栅图案的所述金属线对 准，并且邻近所述第二聚合物种类。所述方法还包括：从所述聚合物结构 去除所述第二聚合物种类。所述方法还包括：形成第一永久电介质层，所 述第一永久电介质层位于所述格栅图案的所述电介质线上方并与所述格栅 图案的所述电介质线对准，并且邻近所述牺牲材料。所述方法还包括：用 第二永久电介质层代替所述牺牲材料，所述第二永久电介质层设置在所述 格栅图案的所述金属线上方并与所述格栅图案的所述金属线对准，并且邻 近所述第一永久电介质层。所述方法还包括：在所述第一永久电介质层中 并且在所述第二永久电介质层中形成多个沟槽，所述多个沟槽具有格栅图 案，所述格栅图案具有第二方向，所述第二方向垂直于所述第一方向。所 述方法还包括：在所述多个沟槽中形成电介质材料。所述方法还包括：在 所述第二永久电介质层中蚀刻一个或多个过孔位置，以暴露所述先前金属 化结构的所述格栅图案的所述金属线的部分。所述方法还包括：通过在所 述第一永久电介质层的部分上形成硬掩模图案来保护一个或多个插塞位 置。所述方法还包括：使所述第一永久电介质层和所述第二永久电介质层 的暴露的部分凹陷。所述方法还包括：在所述第一永久电介质层和所述第 二永久电介质层的所述凹陷的部分中形成金属层。

在一个实施例中，所述方法还包括：在所述第一永久电介质层上形成 硬掩模，其中，在所述第二永久电介质层中的所述过孔位置的蚀刻期间， 所述硬掩模保护所述第一永久电介质层，并且其中，通过形成所述硬掩模 图案来保护所述一个或多个插塞位置包括由所述硬掩模来形成所述硬掩模 图案。

在一个实施例中，所述方法还包括：去除所述多个沟槽中的所述电介 质材料，以形成气隙结构。

在一个实施例中，在所述格栅图案上方形成所述聚合物结构包括采用 定向自组装(DSA)技术。

在一个实施例中，形成所述聚合物结构包括形成50-50双嵌段聚苯乙烯 -聚甲基丙烯酸甲酯(PS-PMMA)共聚物。

在一个实施例中，在所述格栅图案上方形成所述聚合物结构包括采用 选择性生长技术。

在一个实施例中，形成所述第一永久电介质层和所述第二永久电介质 材料层包括形成不同的材料。

在一个实施例中，形成所述第一永久电介质层和所述第二永久电介质 材料层包括形成相同的材料。