高深宽比结构的刻蚀方法及MEMS器件的制作方法

摘要

本发明公开了一种高深宽比结构的刻蚀方法，其包括主刻蚀、过渡刻蚀与过刻蚀。其中，主刻蚀工艺刻蚀半导体衬底至目标深度的上方位置时停止，形成第一刻蚀孔；过渡刻蚀控制继续刻蚀半导体衬底至目标深度，形成关键尺寸小于第一刻蚀孔的第二刻蚀孔；过刻蚀工艺刻蚀第二刻蚀孔的侧壁而最终形成目标深度的高深宽比结构。本发明可保护高深宽比结构底部不被横向刻蚀，从而避免刻蚀过程中横向凹陷的产生，提高器件性能。

说明书

技术领域

本发明涉及半导体集成电路制造工艺技术领域，尤其涉及一种高深宽比结构的刻蚀方 法及相应的MEMS器件的制作方法。

背景技术

深反应离子刻蚀技术(Deepreactiveionetching,DRIE)是一种基于等离子体技术的刻 蚀工艺，主要用于加工具有垂直侧壁的高深宽比微结构，具有垂直性好的特点。这一技术 在过去的十几年中极大地拓展了体硅工艺的加工能力和使用范围，在MEMS加工技术以 及新兴的3D互连技术中应用十分广泛。但是在基于SOI技术的MEMS高深宽比微结构 加工以及基于SOI技术的3D互连高深宽比结构加工时，DRIE工艺却存在着一些被认为 对刻蚀速率和结构轮廓不利的效应，如横向刻蚀(Notching)效应。

常规的应用于MEMS加工技术和3D互连技术的RIE工艺基于Bosch工艺的原理实 现高深宽比的刻蚀，主要由两步组成：第一步，主刻蚀(MainEtch)，用来形成高深宽比 结构的主体形状，在这一步骤大部分硅被快速刻尽形成深槽，主要影响高深宽比结构的主 体垂直度；第二步，过刻蚀(OverEtch)，这一步用来去除主刻蚀步骤中没有刻尽的硅残 留。

为了提高通孔的侧壁的垂直度和粗糙度的要求，现有的RIE刻蚀高深宽比结构通常采 用Bosch工艺。美国专利US5501893对Bosch工艺记载道：Bosch工艺是利用沉积、刻蚀 交替进行的方法进行深孔刻蚀。其具体过程为：提供半导体衬底，所述半导体衬底上形成 有具有开口的光刻胶掩膜层；进行刻蚀步骤：向刻蚀腔室中通入刻蚀气体(比如：SF₆)， 刻蚀气体被解离为等离子体，对所述半导体衬底进行刻蚀，形成刻蚀孔；进行沉积步骤： 向刻蚀腔室中通入沉积气体(比如：CF₄、C₄F₈)，沉积气体被解离为等离子体，在刻蚀孔 的侧壁形成聚合物，所述聚合物在下一刻蚀步骤时保护已形成的刻蚀孔的侧壁不会被刻蚀 到，从而保证整个Bosch刻蚀过程的各向异性；重复上述刻蚀步骤和沉积步骤，高速交替 循环，直至在半导体衬底中形成高深宽比结构。

然而，由于电子比离子有更宽的角度分布，侧壁和掩膜对电子的遮蔽要多于对离子的 遮蔽，因此，最后到达孔底部的离子要多于电子。当主刻蚀结束时(当刻蚀到达SOI衬底 的氧化硅埋层时)，因为氧化硅为绝缘体，离子电荷积聚在槽底部，造成沟槽底部电势的 差异，当后续离子轰击槽底时会受到积聚电荷的排斥而改向轰击侧壁，导致侧壁底部被掏 蚀。如图1所示产生横向凹陷(Notching)。

因此，如何在基于SOI技术的MEMS器件及3D互连的RIE刻蚀中的消除Notching 效应成为业界亟需解决的问题。

为了消除刻蚀横向凹陷，中国专利ZL200310122904.3公开了一种两步过刻蚀的方法， 第一步用高压力过刻蚀，此高压力容易使等离子体中产生高分子聚合物，使栅侧壁上及底 部形成钝化保护层，第二步是一般常规的过刻蚀，它的压力相较第一步而言稍低，用来去 除未刻尽的硅残留。然而，这两步过刻蚀的刻蚀时间很难掌握，若第一步过刻蚀时间越长， 侧壁的钝化保护层就越厚，形貌越倾斜，横向凹槽出现可能性越小；若第二步过刻蚀刻蚀 时间越长，栅就越垂直，但是横向凹槽出现的可能性就越大。因此，该专利的方法很难既 保证没有横向凹槽，又同时尽可能使侧壁形貌垂直。

中国专利申请CN103400800A公开了一种Bosch刻蚀方法，其刻蚀步骤为，通入刻蚀 气体，施加源射频功率源到反应腔以维持反应腔内的等离子浓度，同时施加第一偏置功率 源到基座，沿开口刻蚀部分基片形成刻蚀孔；其沉积步骤为，通入沉积气体，施加第二偏 置功率源到基座，在刻蚀孔的侧壁表面和掩膜层表面沉积形成聚合物，第二偏置功率源的 频率大于第一偏置功率源的频率。然而，该专利申请的刻蚀方法需要对刻蚀和沉积步骤偏 置功率源的频率不断进行交替调整，增加了工艺难度和成本，也不利于工艺的稳定性。

发明内容

本发明的目的在于弥补上述现有技术的不足，提供一种高深宽比结构刻蚀方法，通过 在主刻蚀工艺与过刻蚀工艺之间增加一步过渡刻蚀工艺，避免刻蚀过程中横向凹陷的产 生。

为实现上述目的，本发明提供一种高深宽比结构的刻蚀方法，其包括以下步骤：

步骤S01，提供一半导体衬底；

步骤S02，执行主刻蚀工艺，刻蚀所述半导体衬底至目标深度的上方位置时停止以形 成第一刻蚀孔，该主刻蚀工艺包括交替循环的刻蚀步骤和沉积步骤，所述第一刻蚀孔限定 高深宽比结构的主体形状；

步骤S03，执行过渡刻蚀工艺，继续刻蚀所述半导体衬底至所述目标深度以形成关键 尺寸小于第一刻蚀孔的第二刻蚀孔，该过渡刻蚀工艺包括交替循环的刻蚀步骤和沉积步 骤，其中刻蚀步骤和沉积步骤的刻蚀/沉积速率比小于所述主刻蚀工艺中刻蚀步骤和沉积 步骤的刻蚀/沉积速率比；以及

步骤S04，执行过刻蚀工艺，刻蚀所述第二刻蚀孔的侧壁以在所述半导体衬底中形成 达到所述目标深度的高深宽比结构。

进一步地，步骤S02中，所述主刻蚀工艺刻蚀所述半导体衬底至所述目标深度上方 2-3μm的高度处停止。

进一步地，步骤S02中通过终点检测技术或工艺时间控制所述主刻蚀工艺的刻蚀深 度。

进一步地，步骤S03中通过刻蚀终点检测技术或工艺时间控制所述过渡刻蚀工艺的刻 蚀深度。

进一步地，步骤S01包括在所述半导体衬底上形成图形化的掩膜层；所述主刻蚀工艺、 过渡刻蚀工艺和过刻蚀工艺均以所述图形化的掩膜层为刻蚀掩膜执行刻蚀工艺。

进一步地，所述主刻蚀工艺的刻蚀/沉积速率比为1:1～2:1，所述过渡刻蚀工艺的刻蚀/ 沉积速率比小于等于1:1。

进一步地，在进行所述主刻蚀工艺、过渡刻蚀工艺和过刻蚀工艺时，通入处理腔室的 气体包括刻蚀气体和沉积气体，所述刻蚀气体为SF₆，所述沉积气体为C₄F₈。

进一步地，所述主刻蚀工艺、过渡刻蚀工艺和过刻蚀工艺中所述处理腔室的压力、温 度、气体流速和射频源功率均相同；其中刻蚀气体的流速为100～2000sccm，沉积气体的 流速为100～2000sccm，处理腔室的压力范围为40～120毫托，源射频源的功率为1500～3000 瓦，偏置射频源的功率以脉冲方式输出且大于300瓦。

本发明还基于上述的高深宽比结构的刻蚀方法提出了一种MEMS器件的制作方法， 包括以下步骤：提供一基体衬底，该基体衬底上沉积有氧化层；提供一半导体衬底并将所 述基体衬底与所述半导体衬底键合；执行主刻蚀工艺，刻蚀所述半导体衬底至其底部的上 方位置时停止以形成第一刻蚀孔，该主刻蚀工艺包括交替循环的刻蚀步骤和沉积步骤，所 述第一刻蚀孔限定高深宽比结构的主体形状；执行过渡刻蚀工艺，继续刻蚀所述半导体衬 底直至暴露所述氧化层表面以形成关键尺寸小于所述第一刻蚀孔的第二刻蚀孔，该过渡刻 蚀工艺包括交替循环的刻蚀步骤和沉积步骤，其中刻蚀步骤和沉积步骤的刻蚀/沉积速率 比小于所述主刻蚀工艺中刻蚀步骤和沉积步骤的刻蚀/沉积速率比；以及执行过刻蚀工艺， 刻蚀所述第二刻蚀孔的侧壁以形成贯穿所述半导体衬底的高深宽比结构。

本发明还基于上述的高深宽比结构刻蚀方法提出了另一种MEMS器件的制作方法， 包括以下步骤：提供一基体衬底，该基体衬底上形成一氧化层；在所述基体衬底和氧化层 中形成MEMS空腔；提供一半导体衬底并将所述基体衬底与所述半导体衬底键合；执行 主刻蚀工艺，刻蚀所述半导体衬底至其底部的上方位置时停止以形成第一刻蚀孔，该主刻 蚀工艺包括交替循环的刻蚀步骤和沉积步骤，所述第一刻蚀孔限定高深宽比结构的主体形 状；执行过渡刻蚀工艺，继续刻蚀所述半导体衬底至其底部以形成与所述MEMS空腔连 通且关键尺寸小于所述第一刻蚀孔的第二刻蚀孔，该过渡刻蚀工艺包括交替循环的刻蚀步 骤和沉积步骤，其中刻蚀步骤和沉积步骤的刻蚀/沉积速率比小于所述主刻蚀工艺中刻蚀 步骤和沉积步骤的刻蚀/沉积速率比；以及执行过刻蚀工艺，刻蚀所述第二刻蚀孔的侧壁 以形成贯穿所述半导体衬底且与所述MEMS空腔连通的高深宽比结构。

本发明提供的高深宽比结构的刻蚀方法，通过在常规主刻蚀工艺与过刻蚀工艺之间， 增加一步过渡刻蚀工艺的步骤，其中，主刻蚀工艺将高深宽比结构刻蚀至目标深度(如下 层刻蚀停止层)上方位置时停止，随后进行刻蚀/沉积速率比更小的过渡刻蚀工艺，来保 护高深宽比结构底部不因过刻蚀工艺而被横向刻蚀，从而避免在高深宽比结构底部产生横 向凹陷，能够显著提高器件性能。

附图说明

为能更清楚理解本发明的目的、特点和优点，以下将结合附图对本发明的较佳实施例 进行详细描述，其中：

图1是采用现有的Bosch工艺形成的高深宽比结构的底部凹陷的示意图；

图2是本发明的高深宽比结构的刻蚀方法的流程示意图；

图3a至3d是本发明的高深宽比结构的刻蚀方法各步骤的截面示意图；

图4a至4d是本发明一实施例应用高深宽比结构的刻蚀方法制作MEMS器件的截面 示意图；

图5a至5c是本发明另一实施例应用高深宽比结构的刻蚀方法制作MEMS器件的截 面示意图。

具体实施方式

图2为本发明的高深宽比结构刻蚀方法的流程示意图，图3a～3d为高深宽比结构的刻 蚀方法各步骤的剖视图，请结合参照图2和图3a～3d，高深宽比结构的刻蚀方法通过深反 应离子刻蚀(RIE)工艺完成，其具体包括以下步骤：

步骤S01，请参考图3a，提供半导体衬底10。

该步骤中，还包括在半导体衬底上形成掩膜层11并图形化，在掩膜层中形成暴露出 半导体衬底表面的窗口11a。其中，掩膜层的材料可以选自氧化硅、氮化硅或其组成的多 层结构，也可以采用金属硬掩膜材料如氮化钛等，本发明并不加以限制。掩膜层的图形化 可通过常规的光刻刻蚀实现，在此不作赘述。

步骤S02，请参考图3b，执行主刻蚀(MainEtch)工艺，其刻蚀半导体衬底到目标 深度的上方位置时停止，形成第一刻蚀孔。

本步骤中主刻蚀工艺为博世(Bosch)刻蚀，包括交替循环的刻蚀步骤和沉积步骤。 其具体过程为：刻蚀步骤采用等离子体干法刻蚀进行，向处理腔室中通入刻蚀气体，如 SF₆，刻蚀气体被电离为等离子体，对半导体衬底未被掩膜层遮蔽的暴露部分进行刻蚀， 形成刻蚀孔；进行沉积步骤时向刻蚀腔室中通入沉积气体，如C4F8，沉积气体被电离为 等离子体，在刻蚀孔的侧壁形成聚合物，该聚合物在下一刻蚀步骤时保护已形成的刻蚀孔 的侧壁不会被刻蚀到，从而保证整个博世刻蚀工艺的各向异性。重复上述刻蚀步骤和沉积 步骤，直至在半导体衬底中形成第一刻蚀孔12，如图3b所示。需要注意的是，第一刻蚀 孔12限定了最终形成的高深宽比结构的形状，但其深度要小于高深宽比结构的目标深度， 即在刻蚀至距离目标深度上方一定高度的位置时，主刻蚀工艺停止，以留下一部分半导体 衬底厚度待过渡刻蚀工艺及过刻蚀工艺去除。较佳的，主刻蚀工艺是刻蚀半导体衬底至目 标深度上方2-3μm的高度处停止，可通过终点检测技术或工艺时间控制来决定主刻蚀工艺 的刻蚀深度。

在主刻蚀工艺期间，刻蚀/沉积速率比为1:1至2:1，这样使得刻蚀的速率较快，因此 刻蚀形成的第一刻蚀孔的形貌较高。

步骤S03，请参考图3c，执行过渡刻蚀(TransitionEtch)工艺，继续刻蚀半导体衬底 至目标深度，形成关键尺寸小于第一刻蚀孔的第二刻蚀孔。

本步骤中，过渡刻蚀工艺同样为博世工艺，包括交替循环的刻蚀步骤和沉积步骤，并 且掩膜层仍作为过渡刻蚀工艺的掩膜。其中，刻蚀步骤采用等离子体干法刻蚀，刻蚀气体 仍选用SF₆，沉积步骤中沉积气体仍选用CF₄，刻蚀步骤与沉积步骤交替循环，需要注意 的是，本步骤中刻蚀步骤和沉积步骤的刻蚀/沉积速率比要小于主刻蚀工艺中刻蚀步骤和 沉积步骤的刻蚀/沉积速率比，较佳的两者的刻蚀/沉积速率比小于等于1：1。过渡刻蚀工 艺沿着第一刻蚀孔刻蚀半导体衬底并在第一刻蚀孔12底部形成关键尺寸(critical dimension)小于第一刻蚀孔的关键尺寸(也即是高深宽比结构的关键尺寸)的第二刻蚀孔 13，如图3c所示。其中可通过终点检测技术或工艺时间控制来决定过渡刻蚀工艺的刻蚀 深度。第一刻蚀孔12和第二刻蚀孔13构成一台阶型孔。一般来说，第二刻蚀孔13底部 侧壁处会有部分的半导体衬底材料残留。由于本步骤中刻蚀/沉积速率比相较于步骤S01 的主刻蚀工艺降低，因此总体刻蚀速率减缓，而沉积步骤所生成的聚合物更多地形成在第 二刻蚀孔的侧壁，可抵消后续过刻蚀工艺所造成的底部横向凹陷。

步骤S03，请参考图3d，执行过刻蚀(OverEtch)工艺，刻蚀第二刻蚀孔的侧壁以在 半导体衬底中形成目标深度的高深宽比结构。

本步骤中，仍以掩膜层作为刻蚀掩膜，并且仍然采用包括交替循环的刻蚀步骤和沉积 步骤的博世工艺。其中，刻蚀步骤采用等离子体干法刻蚀，刻蚀气体仍选用SF₆，沉积步 骤中沉积气体仍选用CF₄，刻蚀步骤与沉积步骤交替循环。在本步骤中刻蚀步骤和沉积步 骤的刻蚀/沉积速率比要大于过渡刻蚀工艺中刻蚀步骤和沉积步骤的刻蚀/沉积速率比，例 如可与主刻蚀工艺采用的刻蚀/沉积速率比相同，过刻蚀工艺的持续时间根据工艺需求及 刻蚀/沉积速率比设定，可与现有技术的过刻蚀工艺时间相同，一般占据整个高深宽比结 构刻蚀时间的至少20％以上。过渡刻蚀工艺刻蚀第二刻蚀孔12的侧壁，也包括第二刻蚀 孔底部残留的半导体衬底材料。由于第二刻蚀孔的关键尺寸要小于第一刻蚀孔，过刻蚀工 艺对第二刻蚀孔侧壁聚合物的横向刻蚀恰可以去除台阶型孔的凸出的台阶部，而使得过刻 蚀工艺后最终形成达到目标深度的高深宽比结构14，并且高深宽比结构底部不会产生横 向凹槽，由此保证了高深宽比结构侧壁的完整性。

在进行主刻蚀工艺、过渡刻蚀工艺和过刻蚀工艺这三个步骤中，处理腔室的压力、温 度、气体流速和射频源功率等工艺参数均可设定为相同，其中处理腔室的压力范围为 40～120毫托，较佳的为70毫托；源射频源的功率为1500～3000瓦，较佳为1800瓦；偏 置射频源的功率以脉冲方式输出且功率大于300瓦，脉冲占空比约为10％。刻蚀气体SF₆的流速为100～2000sccm，沉积气体C₄F₈的流速为100～2000sccm，较佳的均为1000sccm。

本发明的高深宽比结构的刻蚀方法可应用于MEMS器件的隔离沟槽和固定电极的制 备，也可以应用于3D互连的硅通孔TSV的制备。接下来将结合具体实施例对应用本发明 的高深宽比结构刻蚀方法的MEMS器件隔离沟槽和固定电极的制作进行详细说明。

实施例1

本实施例中，应用上述高深宽比结构刻蚀方法形成基于SOI技术的MEMS器件的隔 离沟槽。

首先，请参考图4a，提供第一半导体衬底100，该第一半导体衬底作为基体衬底，其 上还形成一层氧化层101.

然后，请参考图4b，提供第二半导体衬底200并将其与第一半导体衬底100具有氧 化层的一侧键合。键合工艺为熔融键合或称为硅硅键合，硅硅键合的方法包括平坦化第一 半导体衬底和第二半导体衬底的表面、进行清洗去除表面污染物、将第一和第二半导体衬 底相对放置，在高温环境下施加一定压力使两者结合。具体工艺方法为本领域技术人员所 熟知，在此不作赘述。键合后的第一半导体衬底、氧化层和第二半导体衬底形成SOI结构 衬底，且分别作为顶层硅层、绝缘层和底层硅层。

接着，请参考图4c，在第二半导体衬底200中刻蚀出高深宽比结构201，包括前述的 主刻蚀工艺步骤、过渡刻蚀工艺步骤和过刻蚀工艺步骤，每一刻蚀工艺的具体步骤和工艺 参数与上文描述基本相同，在此不再详述。需要注意的是本实施例中，高深宽比结构的目 标深度为到达SOI衬底的氧化层101为止，即等同于第二半导体衬底的厚度。具体的，主 刻蚀工艺步骤停止于第二半导体衬底200底部(即氧化层101上表面)的上方位置时停止， 形成限定高深宽比结构主体形状的第一刻蚀孔。过渡刻蚀工艺步骤沿着第一刻蚀孔继续刻 蚀第二半导体衬底200至其底部，停止于氧化层并暴露部分的氧化层101上表面，形成关 键尺寸较小的第二刻蚀孔。此处的氧化层101作为刻蚀停止层，并且经过渡刻蚀工艺后氧 化层表面仍残留部分的第二半导体衬底材料。过刻蚀工艺步骤则刻蚀第二刻蚀孔的侧壁 (包括氧化层101表面残留的第二半导体衬底材料)，最终刻蚀出贯穿第二半导体衬底且 形貌一致的高深宽比结构。如图4d所示，高深宽比结构底部侧壁具有光滑的形貌，可消 除现有技术中应用DRIE刻蚀SOI硅片时notching现象的产生。

最后，在该高深宽比结构中填充隔离介质而形成基于SOI技术的MEMS器件的隔离 结构。

实施例2

本实施例应用本发明的高深宽比结构的刻蚀方法形成基于SOI技术的MEMS器件的 固定电极。本实施例可与实施例1相结合或独立实施。

首先，请参考图5a，提供第一半导体衬底100，该第一半导体衬底作为基体衬底，其 上还形成一层氧化层101.

接着，在第一半导体衬底100和氧化层101中形成凹槽102，该凹槽用作MEMS器件 的MEMS空腔(cavity)。

然后，请参考图5b，提供第二半导体衬底200并将其与第一半导体衬底100具有凹 槽的一侧键合。键合工艺为熔融键合或称硅硅键合。键合后的第一半导体衬底、氧化层和 第二半导体衬底形成SOI结构的衬底，并分别作为SOI结构衬底的顶层硅层、绝缘层和底 层硅层。

接着，请参考图5c，在第二半导体衬底200中与MEMS空腔相对的位置刻蚀出高深 宽比结构201，其包括前述的主刻蚀工艺步骤、过渡刻蚀工艺步骤和过刻蚀工艺步骤，各 刻蚀工艺的具体步骤和工艺参数与上文描述基本相同，在此不再详述。需要注意的是，本 实施例中高深宽比结构的目标深度为到达MEMS空腔为止，即等同第二半导体衬底的厚 度。具体的，主刻蚀工艺步骤刻蚀至第二半导体衬底200底部的上方位置时停止，形成限 定高深宽比结构主体形状的第一刻蚀孔。过渡刻蚀工艺步骤沿着第一刻蚀孔继续刻蚀第二 半导体衬底200至第二半导体衬底的底部以形成与MEMS空腔连通且关键尺寸比第一刻 蚀孔小的第二刻蚀孔。过刻蚀工艺步骤则刻蚀第二刻蚀孔的侧壁，最终形成贯穿第二半导 体衬底且形貌一致的高深宽比结构，该高深宽比结构与MEMS空腔连通。由此，形成有 高深宽比结构的第二半导体材料可充当基于SOI技术的MEMS器件的固定电极。

综上所述，本发明提供的高深宽比结构的刻蚀方法，通过在常规的主刻蚀与过刻蚀之 间，增加一步过渡刻蚀步骤，其中，使主刻蚀工艺将高深宽比结构刻蚀至目标深度上方位 置时停止，随后进行刻蚀/沉积速率比更小的过渡刻蚀工艺，来避免后续过刻蚀工艺所造 成的横向刻蚀在高深宽比结构底部产生向内的凹陷，由此提高器件性能。

虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而 已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若 干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。