逻辑FINFET高K/导电栅极嵌入式可多次编程闪存

摘要

一种用于制造可多次编程(MTP)器件的方法包括在第二导电类型的基板上形成第一导电类型的鳍。该方法进一步包括形成浮栅电介质以部分地围绕这些鳍。该方法还包括在该浮栅电介质上形成浮置栅极。该方法还包括在该浮置栅极上形成耦合膜，并且在该耦合膜上形成耦合栅极。

说明书

相关申请的交叉引用

本申请根据35U.S.C.第119(e)部分要求由X.Li等人于2013年7月31日提交的题为“LOGICFINFETHIGH-K/CONDUCTIVEGATEEMBEDDEDMULTIPLETIMEPROGRAMMABLEFLASHMEMORY(逻辑FINFET高K/导电栅极嵌入式可多次编程闪存)”的共同待决且共同转让的美国临时专利申请No.61/860,481的权益，其公开内容全部通过援引明确纳入于此。

背景

领域

本公开的诸方面涉及半导体器件，尤其涉及高k/导电栅极嵌入式闪存可多次编程(MTP)非易失性存储器。

背景

在半导体设备中，通常使用存储器来配置逻辑块的功能以及设备和电路之间的互连的路由。出于功率和尺寸考量，可编程非易失性存储器(NVM)(例如，可多次编程(MTP)非易失性存储器)可用于允许对电路操作的定制。

NVMMTP存储器可由使用场效应晶体管(FET)组件的互补金属氧化物半导体(CMOS)电路来制造。近来，已经引入了CMOS中晶体管的不同结构，其中晶体管是“鳍”形(3D)结构。这些结构通常被称为“FinFET”结构。

存在一些与在CMOS非易失性存储器应用中使用FinFET相关联的问题。FinFET可使用附加电压来将浮置栅极(即浮栅)结构耦合至鳍。由于鳍区域(鳍的宽度乘以长度)的上部通常较小，因此使用附加编程(写)电压来将栅极串联在一起，这可能抵消掉CMOS电路系统中实现的功率节省。进一步，用于耦合的MOS二极管(例如，用于存储器单元的浮置栅极的MOS二极管)仅在正方向上偏置。仅正偏置使得难以使用负电压来向/从浮栅存储器单元编程(“写入”)或擦除。

概述

根据本公开的一方面的一种制造可多次编程(MTP)器件的方法包括在第二导电类型的基板上形成第一导电类型的鳍。该方法进一步包括形成浮栅电介质以部分地围绕这些鳍。该方法还包括在该浮栅电介质上形成浮置栅极。该方法还包括在该浮置栅极上形成耦合膜。该方法还包括在该耦合膜上形成耦合栅极。

根据本公开的另一方面的一种可多次编程(MTP)器件包括基板。此种器件还具有鳍，该鳍具有第一壁、第二壁、以及连接第一壁和第二壁的表面，第一壁和第二壁邻接该基板。此种器件还包括浮栅电介质，该浮栅电介质具有在该鳍的第一壁上的第一电介质表面和在该鳍的该表面上的第二电介质表面。此种器件还包括在该浮栅电介质上的浮置栅极。此种器件还包括在该浮置栅极上的耦合膜。在该耦合膜上提供耦合栅极。

根据本公开的另一方面的一种可多次编程(MTP)设备包括用于传导电流的装置。此种设备还包括用于存储控制传导装置中的电流的电荷的装置。该设备还包括用于控制存储在存储装置上的电荷的装置。

这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。

附图简述

为了更全面地理解本公开，现在结合附图参阅以下描述。

图1解说本公开的一方面中的CMOS浮栅非易失性存储器(NVM)单元的示意图。

图2解说本公开的另一方面中的CMOS浮栅NVM单元的示意图。

图3解说本公开的另一方面中的CMOS浮栅NVM单元的示意图。

图4和5解说根据本公开的CMOS浮栅NVM单元的其他方面的示意图。

图6A和6B解说根据本公开的各种方面的FinFET浮栅NVM晶体管的鸟瞰图。

图7A和7B分别解说图6A和6B中所示的结构的剖视图。

图8解说根据本公开的一方面的包括擦除栅极结构的FinFET浮栅NVM晶体管的鸟瞰图。

图9和10解说本公开的一方面中的FinFETNVM结构的剖视图。

图11解说根据本公开的一方面的晶体管的剖视图。

图12到15解说根据本公开的一方面的晶体管的工艺构造流程。

图16解说根据本公开的一方面的操作控制表。

图17解说根据本公开的一方面的工艺流程。

图18是示出其中可有利地采用本公开的一方面的示例性无线通信系统的框图。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。如本文所述的，术语“和/或”的使用旨在代表“可兼性或”，而术语“或”的使用旨在代表“排他性或”。

本公开的一个方面涉及用于制造闪存的可多次编程(MTP)NVM单元的过程。该过程包括在基板中的n阱或p阱上形成高k栅极电介质膜、以及随后在该高k电介质膜上形成导电栅极(先栅)或虚设多晶硅栅极(后栅)。该导电栅极和/或多晶硅栅极可以是浮置栅极。之后，可进行其他工艺步骤，诸如在导电栅极上形成分隔件、在n/p阱中形成源极/漏极区、移除虚设多晶硅栅极以及在最后一种情形中填充导电栅极以形成第二虚设多晶硅栅极。其他步骤包括在源极/漏极区中形成触点、以及在栅极和触点上形成盖层。

图1解说PMOSFinFET浮栅NVM单元的示意图。代表性地，存储器单元100包括控制晶体管102(也被称为耦合栅极102)、编程晶体管104、以及可任选的擦除晶体管106(也被称为擦除栅极/电容器106)。耦合栅极102、编程晶体管104的栅极、和可任选的擦除栅极/电容器106的栅极在浮置栅极108处耦合在一起。示出了编程晶体管104的漏极110、源极112、和阱114(其可以是n掺杂阱)。还可以存在串联的字线存取晶体管(未示出)。这将是四PMOS晶体管浮栅FinFETNVM单元。它也可以是四NMOS晶体管浮栅FinFETNVM单元。

如图2所示，在本公开的一方面，耦合栅极102是平板电容器。为了对编程晶体管104进行编程，源极112(其耦合至位线(BL)202)被带到低电压(其可以是接地)。另外，漏极110(其耦合至源线(SL)200)被带到较高电压(其可以是工作电压或供电电压(Vdd))。为了导通编程晶体管104，例如通过向字线(WL)或控制栅极(CG)206施加负电压来负向升高跨耦合栅极102的电压。字线/控制栅极206是耦合栅极102的导电路径。当耦合栅极102接收到负偏置时，在耦合栅极102上感生负电荷，从而在编程晶体管104的浮置栅极108上感生负电荷。浮置栅极108可使用PMOS器件的n型导电栅极来改善数据保持性。这允许编程晶体管104中的沟道导通并导电。编程晶体管104的导电编程栅极指示特定逻辑电平，而编程晶体管104的不导电编程栅极指示浮置栅极108内部具有正电荷的不同逻辑电平。该编程浮置器件可以是NMOS浮栅器件。浮置栅极108可使用NMOS器件的p型导电栅极来改善数据保持性。图2示出了单晶体管浮栅NVM单元。

本公开的另一方面(在图3中示出)包括擦除栅极/电容器106作为存储器单元100的一部分。当擦除栅极/电容器106由擦除栅极/电容器106的电压来偏置时，可任选地结合改变字线/控制栅极206上的电压，浮置栅极108处的电荷被减少以使得编程晶体管104不再在浮置栅极108上具有足够电荷，从而关断源线200与位线202之间的电流。浮置栅极108可使用PMOS器件的n型导电栅极以获得更好的数据保持性。这“擦除了”编程晶体管104。该编程浮置器件也可以是NMOS浮栅器件。浮置栅极108可使用NMOS器件的p型导电栅极以获得更好的数据保持性。该编程浮置器件也可以是NMOS浮栅器件。浮置栅极108可使用NMOS器件的p型导电栅极来改善数据保持性。图3示出了双晶体管浮栅NVM单元。

图4和5解说根据本公开的PMOS浮栅NVM单元的其他方面的示意图。

如图4所示，可通过包括耦合至编程晶体管104的源极112的存取晶体管402来将控制栅极(CG)400与字线栅极406分开(与如图2中所示的组合式字线/控制栅极206形成对比)。位线202随后被耦合至存取晶体管402的源极，并且字线栅极406被耦合至存取晶体管402的栅极。图4示出了双晶体管浮栅NVM单元。

如图5所示，图4的示意图可包括擦除栅极/电容器106。图5示出了四晶体管浮栅NVM单元。浮置栅极108可使用PMOS器件的n型导电栅极以获得更好的数据保持性。该编程浮置器件也可以是NMOS浮栅器件。浮置栅极108可使用NMOS器件的p型导电栅极以获得更好的数据保持性。

图6A解说根据本公开的一方面的FinFET浮栅晶体管的剖视图。代表性地，示出了支持n阱602的基板600(针对PMOS器件)。氧化层604(其可以是浅沟槽隔离(STI)氧化层604)被耦合至基板600，并且氧化层604的一部分被可口以暴露n阱602。形成具有宽度和高度的鳍结构606，并且围绕鳍结构606形成栅极氧化层608。栅极氧化层608可以是二氧化硅，或者可以是具有不同于二氧化硅的介电常数(k)的电介质或其他材料，诸如氧化铝、氧化铪、氮氧化铪、氧化锆、这些材料的层叠和/或合金。可以使用其他材料而不脱离本公开的范围。

厚度可调的氧化物也可被耦合至栅极氧化层608。进一步，栅极氧化层608可以是高k电介质材料。“高k电介质材料”是具有大于二氧化硅的介电常数的介电常数k的电介质材料。对于相同的实际厚度，高k材料将比二氧化硅提供更大的每单位面积电容。高k栅极电介质膜可由例如氮化硅(SiN)、碳化硅(SiC)、氧化铝(Al2O3)、氧化铪(HfOx)、氮氧化铪、氧化锆、这些或其他材料的组合或层叠等来制成。这些材料由标准逻辑FinFET工艺使用，并且还用于存储器单元100中的FinFET浮栅器件。高K材料的使用还可改善用于可多次编程存储器(诸如存储器单元100)的小型化技术的逻辑器件性能。

随着晶体管中的沟道尺寸变得越来越小，栅极氧化层608中的电介质区域的厚度、以及耦合膜610的厚度通常被减小。栅极氧化层608的介电常数k连同栅极氧化层608的厚度一起对浮置栅极108对编程晶体管104(图1)的(在源极112与漏极110之间的)沟道的控制有提升效应。

高k材料允许跨材料宽度的较高电容。因此，高k材料可与较小的沟道尺寸联用。增大的电容性耦合容适较小的沟道尺寸，从而允许栅极维持对晶体管沟道的恰适影响。高k材料的较大实际厚度有助于减小或甚至最小化晶体管中的泄漏电流。

围绕栅极氧化层608形成浮置栅极108。浮置栅极108是导电的，并且可以是金属、多晶硅、或其他材料。耦合膜610(其也可被称为盖层)随后被置于浮置栅极108上。耦合膜610可以是如所指定的电介质、或其他绝缘体。耦合栅极102随后被置于耦合膜610上。源极触点612、漏极触点614、和耦合栅极触点616随后被分别沉积在源极112、漏极110、和耦合栅极102上。

鳍结构606具有宽度W和高度H。随着耦合栅极触点616(其可耦合至字线/控制栅极206)、漏极触点614(其耦合至源线200)、源极触点612(其耦合至位线202)上的电压改变，耦合栅极102与浮置栅极108之间发生电容性耦合。该电容性耦合允许源极触点612与漏极触点614之间导电。

图6B解说根据本公开的另一方面的FinFET浮栅晶体管的鸟瞰图。图6B解说了在本公开的一方面，耦合栅极102可卷绕浮置栅极108。耦合栅极102与浮置栅极108之间的附加表面积提高了耦合率，并且降低了被指定在浮置栅极108上感生电荷的电压量。

图7A解说图6A中所示的结构的剖视图。代表性地，示出了栅极氧化层608围绕鳍结构606，并且示出了介电层700(其可以是层间电介质(ILD)层)。还示出了耦合栅极102上的另一层702(其可以是介电层、绝缘层、或互连层)。

图7B解说如图6B中所示的FinFET浮栅晶体管的剖视图。在该配置中，耦合栅极102相对于鳍结构606的偏移特性解说了源极112与漏极110之间的沟道可用耦合栅极102来控制。即使耦合栅极102不符合鳍结构606，控制源极112与漏极110之间的沟道也是可能的。耦合栅极102在浮置栅极108上生成电荷，其控制源极112与漏极110之间的沟道。

图8解说根据本公开的一方面的包括擦除电容器结构的另一FinFET浮栅晶体管的剖视图。代表性地，解说了浮栅晶体管800和802。类似于图6所示的结构，示出了基板600和p阱804(针对NMOS器件)。可使用类似于图6中所示的n阱602而不脱离本公开的范围。示出了鳍结构606，其具有浮置栅极108和栅极氧化层608。示出了耦合栅极102和耦合栅极触点616(其是“金属层0”的一部分)。

还示出了在浮栅晶体管800和802之间的擦除电容器氧化物806和擦除电容器触点808。在该配置中，浮栅晶体管800和802是编程晶体管104的FinFET版本，并且擦除电容器氧化物806是擦除栅极/电容器106的示例。尽管如此，可预见编程晶体管104的其他配置(其可以是不具有FinFET结构的CMOS晶体管)、以及擦除栅极/电容器106的其他配置落在本公开的范围内。

图9解说根据本公开的一方面的FinFET结构的剖视图。具体而言，如图9所示，示出了浮栅晶体管800和802的耦合栅极102和耦合栅极触点616。示出了间隔层900用于提供耦合栅极102的侧面与浮置栅极108的侧面之间可任选的不同电容性耦合。为了编程、读取和擦除浮栅晶体管800和802，耦合栅极102(其耦合至耦合栅极触点616)、字线/控制栅极206、位线202、源线200(如图2所示)、以及擦除栅极/电容器106(其耦合至擦除电容器触点808)上的电压被选择性地控制以存储或移除浮置栅极108上的电荷。

作为示例而非限定，为了对浮栅晶体管802进行编程，字线/控制栅极206被带到高电压(其可以是供电电压Vcc)。这将电荷载流子从NMOS存取字线(例如，字线/控制栅极206)推入鳍结构606。源线被带到编程电压(其可在1到4伏之间)。耦合至耦合栅极102的控制栅极(CG)400(或耦合栅极触点616)被带到编程电压(其可为大约4～10伏)。擦除电容器触点808被带到编程电压(其可类似于源线200上的电压)。这些电压允许电流流经浮栅晶体管802，并且热电子注入允许电荷注入到浮置栅极108中。示出了鳍结构606与浮置栅极108之间的电荷注入方向902。一旦浮置栅极108被充电，这些电压就可被选择性地移除，并且电荷被存储在浮置栅极108上。

为了擦除已编程的浮栅晶体管802，擦除电容器触点808被带到擦除电压(其可为大约6到10伏)。字线/控制栅极206、源线200、位线202、以及控制栅极/电容器400均被带到低电压(其可为零伏)。该种电压电位差异允许存储在浮置栅极108上的电荷载流子跨擦除电容器氧化物806迁移到擦除电容器触点808的Fowler-Nordheim(FN)隧穿。示出了用于擦除浮栅晶体管802的FN路径906。对于向浮栅晶体管800写入和从其擦除，进行类似动作。可涂布电介质或其他材料的附加层908来平坦化或以其他方式密封该结构(如果被指定)，以使得可在图9中所示的结构上执行其他制造工艺。图10解说了盖层904可驻留在耦合栅极102与耦合膜610之间。盖层904和耦合膜610可以是如所指定的电介质或其他绝缘体。

图11解说根据本公开的一方面的NMOS浮置栅极和字线存取晶体管的剖视图。当图8的结构沿线Y-Y’剖开时，可见图11的视图。示出了基板600和p阱804，并且鳍结构606示出了漏极110与源极112之间的鳍沟道1100。当向耦合栅极触点616施加电压时，鳍沟道1100中生成电场。取决于源线200、位线202和字线/控制栅极206上存在的电压，电流将在源极112与漏极110之间流动。图11的剖视图包括存取晶体管402，因为字线/控制栅极206与耦合栅极触点616被分开。

图12到15解说根据本公开的一方面的晶体管的工艺构造流程。图12解说在鳍结构606上沉积层的初始步骤。栅极氧化层608(其可以是高k电介质材料)耦合至鳍结构606和浮置栅极108。在浮栅晶体管800附近制作开口1200，并且沉积材料层1202(其可以是浮置栅极材料的一部分)。还沉积间隔层900，并且对其进行蚀刻或以其他方式操纵以使间隔层900围绕鳍结构606。

图13解说向浮栅晶体管800添加耦合膜610和耦合栅极102。由于用于耦合栅极102的材料通常是导电的，因此在层1202上以及在开口1200中沉积这种材料或其他材料的层1300以获得擦除触点。

图14示出了擦除连接1400和盖层904、以及如所指定地具有电介质层700作为平坦化和/或隔离材料以使得盖层904基本平坦且电触点彼此隔离。该平坦化允许对浮栅晶体管800的附加处理。

图15解说了添加耦合栅极触点616和擦除电容器触点808。另外，可添加层908，同样用于如所指定地平坦化和/或触点隔离。可如所指定地将附加层(诸如互连、通孔、或其他电子电路系统)添加到浮栅晶体管800。

图16解说根据本公开的一方面的操作控制表。为了对特定晶体管进行编程，针对某些操作1600设置电压。基于所选择的操作1600来控制字线/控制栅极206、源线200、控制栅极/电容器400、擦除栅极/电容器106、以及位线202。可执行读操作1602、编程操作1604和擦除操作1606。示出了当针对这些操作而选择或不选择NVM单元(包括本公开的MTP存储器单元)中使用的给定晶体管时可向这些线施加的电压。

图17解说根据本公开的一方面的工艺流程。代表性地，流程图1700解说了制造可多次编程(MTP)NVM器件的方法。在框1702，在第二导电类型的基板上形成第一导电类型的鳍，例如，如图6所示。在框1704，形成浮栅电介质以部分地围绕这些鳍。

在框1706，在浮栅电介质上形成浮置栅极。在框1708，在浮置栅极上形成耦合膜。在框1710，在耦合膜上形成耦合栅极。

本公开的诸方面通过使用高k/金属栅极工艺以形成浮栅类型的嵌入式闪存(eFlash)MTP单元来提供胜过相关技术的优点。进一步，本公开的一个方面允许在MTP单元内使用FinFET结构。根据本公开的一个方面，这些结构使用与相关器件类似的处理。本公开的该方面允许厚度可调的耦合氧化物/高k膜，其可减小所使用的擦除电压并改善MTP单元中的数据保持性。耦合栅极102对浮置栅极108的控制电压可以为正或为负，而相关技术对浮置栅极108使用正电压。

本公开的诸方面还通过围绕鳍结构606“卷绕”浮置栅极108和耦合栅极102来允许FinFET结构的附加耦合，如图15所示。增大的耦合允许本公开的该方面的FinFET结构中的较低编程(写)电压。同样，耦合栅极102对浮置栅极108的控制电压在本公开的该方面中可以为正或为负，从而消除了相关技术的仅正控制。

在一种配置中，可多次编程(MTP)器件包括用于传导电流的装置。在本公开的一个方面，该电流传导装置可以是被配置成执行由该电流传导装置叙述的晶体管功能的鳍结构606、源极112和漏极110和/或其他结构。在该配置中，该器件还包括用于存储电荷的装置。在一个方面，该存储装置可以是被配置成执行由电流控制装置叙述的晶体管功能的浮置栅极108和/或其他结构。该器件还包括用于控制逻辑状态的装置。该控制装置可以是被配置成执行由电荷感生装置叙述的功能的耦合栅极102和/或其他结构。在另一方面，前述装置可以是被配置成执行由前述装置所述的功能的任何模块或任何设备。

图18是示出其中可有利地采用本公开的一方面的示例性无线通信系统1800的框图。出于解说目的，图18示出了三个远程单元1820、1830和1850以及两个基站1840。将认识到，无线通信系统可具有多得多的远程单元和基站。远程单元1820、1830和1850包括包含浮栅晶体管800及802或本公开中的其他所公开结构的IC设备1825A、1825C和1825B。将认识到，其他设备也可包括所公开的器件，诸如基站、交换设备、和网络装备。图18示出从基站1840到远程单元1820、1830和1850的前向链路信号1880，以及从远程单元1820、1830和1850到基站1840的反向链路信号1890。

在图18中，远程单元1820被示为移动电话，远程单元1830被示为便携式计算机，而远程单元1850被示为无线本地环路系统中的固定位置远程单元。例如，这些远程单元可以是移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用GPS的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、位置固定的数据单元(诸如仪表读数装置)、或者存储或取回数据或计算机指令的其他设备、或者其组合。尽管图18解说了根据本公开的各方面的远程单元，但本公开并不被限定于所解说的这些示例性单元。本公开的诸方面可被合适地用在包括所公开的晶体管、FinFET、或落在本公开的范围之内的其他结构的许多设备中。

本领域技术人员将进一步领会，结合本文的公开所描述的各种解说性逻辑框、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、和步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本发明的范围。

结合本文的公开所描述的各种解说性逻辑框、模块、以及电路可用设计成执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可以被实现为计算设备的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心协作的一个或更多个微处理器、或任何其他此类配置。

结合本公开所描述的方法或算法的步骤可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在RAM存储器、闪存、ROM、EPROM、EEPROM、寄存器、硬盘、可移动盘、CD-ROM或本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读写信息。替换地，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在用户终端中。

在一个或多个示例性设计中，所描述的功能可以在硬件、软件、固件、或其任何组合中实现。如果在软件中实现，则各功能可以作为一条或多条指令或代码存储在计算机可读介质上或藉其进行传送。计算机可读介质包括计算机存储介质和通信介质两者，包括促成计算机程序从一地向另一地转移的任何介质。存储介质可以是可被通用或专用计算机访问的任何可用介质。作为示例而非限定，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或能被用来携带或存储指令或数据结构形式的指定程序代码手段且能被通用或专用计算机、或者通用或专用处理器访问的任何其他介质。任何连接也被正当地称为计算机可读介质。例如，如果软件是使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)、或诸如红外、无线电、以及微波之类的无线技术从web网站、服务器、或其他远程源传送而来，则该同轴电缆、光纤电缆、双绞线、DSL、或诸如红外、无线电、以及微波之类的无线技术就被包括在介质的定义之中。如本文中所使用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘(disk)往往以磁的方式再现数据而碟(disc)用激光以光学方式再现数据。上述的组合应当也被包括在计算机可读介质的范围内。

提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员来说都将是显而易见的，且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖性特征相一致的最广范围。