包括将源极区域与漏极区域互连的半导体板的半导体器件

摘要

本发明涉及一种半导体器件，包括衬底、第一源极/漏极(S/D)、第二S/D和半导体板单元。衬底在基本水平方向上延伸。第一S/D形成于衬底上。第二S/D设置在第一S/D之上。半导体板单元在基本垂直方向上延伸并且使第一S/D与第二S/D互连。本发明也公开了一种用于制造半导体器件的方法。本发明还涉及包括使源极和漏极互连的半导体板单元的半导体器件。本发明提供了一种半导体器件，包括衬底、第一源极/漏极(S/D)区域、第二S/D区域、以及半导体板。第一S/D区域设置在衬底上。第二S/D区域设置在第一S/D区域之上。半导体板将第一S/D区域与第二S/D区域互连并包括多个弯转。也公开了一种用于制造该半导体器件的方法。

说明书

相关申请的交叉引用

本申请是2014年6月24日提交的标题为“SEMICONDUCTORDEVICE INCLUDINGASEMICONDUCTORSHEETUNITINTERCONNECTINGA SOURCEANDADRAIN”的美国专利申请第14/312,739号的部分继续申 请，其全部内容结合于此作为参考。

技术领域

本发明涉及半导体器件，更具体地，包括将源极区域与漏极区域互连 的半导体板的半导体器件。

背景技术

本发明涉及一种半导体器件，更具体的涉及一种包括将源极区域与漏 极区域互连的半导体板的半导体器件。

传统的垂直全环栅(VGAA)金属氧化物半导体场效应晶体管 (MOSFET)是包括多个源极、多个漏极和多条纳米线的半导体器件。每 条纳米线在垂直方向上延伸、互连，并因此在相应的一个源极和相应的一 个漏极之间作为沟道，并且每条纳米线具有点的截面形状。这种沟道的改 变可以改进半导体器件的性能。

传统的垂直环栅(VGAA)金属氧化物半导体场效应晶体管(MOSFET) 为包括源极区域、漏极区域、以及纳米线的半导体器件。纳米线在垂直方 向上延伸、将源极区域与漏极区域互连、并因此作为源极区域和漏极区域 之间的沟道，并且具有圆点的横截面形状。这样的沟道的修改改进了半导 体器件的性能。

发明内容

为了解决现有技术中的问题，本发明提供了一种半导体器件，包括： 衬底，在基本水平方向上延伸；第一源极/漏极(S/D)，形成于所述衬底 上；第二S/D，设置在所述第一S/D之上；以及半导体板单元，在基本垂 直方向上延伸并且使所述第一S/D与第二S/D互连。

在上述半导体器件中，其中，所述半导体板单元沿着基本水平平面具 有直线截面形状。

在上述半导体器件中，其中，所述半导体板单元沿着基本水平平面具 有不同于直线的截面形状。

在上述半导体器件中，其中，所述半导体板单元包括沿着基本水平平 面共同地限定截面形状单元的多个半导体板。

在上述半导体器件中，其中，所述半导体板单元包括沿着基本水平平 面共同地限定截面形状单元的多个半导体板；其中，所述截面形状单元包 括具有相同形状的多个截面。

在上述半导体器件中，其中，所述半导体板单元包括沿着基本水平平 面共同地限定截面形状单元的多个半导体板；其中，所述截面形状单元包 括具有相同形状的多个截面；其中，所述截面具有相同的尺寸。

在上述半导体器件中，其中，所述半导体板单元包括沿着基本水平平 面共同地限定截面形状单元的多个半导体板；其中，所述截面形状单元包 括具有相同形状的多个截面；其中，所述截面具有不同的尺寸。

在上述半导体器件中，其中，所述半导体板单元包括沿着基本水平平 面共同地限定截面形状单元的多个半导；其中，所述截面形状单元包括具 有不同形状的多个截面。

在上述半导体器件中，进一步包括：第三S/D，形成在所述衬底上； 第四S/D，设置在所述第三S/D之上，以及纳米线单元，在垂直方向上延 伸，使所述第三S/D与所述第四S/D互连，并且具有点的截面形状。

在上述半导体器件中，进一步包括围绕所述半导体板单元的栅极。

根据本发明的另一个方面，提供了一种用于制造半导体器件的方法， 包括：提供在基本水平方向上延伸的衬底；在所述衬底上形成第一源极/漏 极(S/D)；在所述第一S/D之上形成第二S/D；以及形成在基本垂直方向 上延伸并且使所述第一S/D与所述第二S/D互连的半导体板单元。

在上述方法中，其中，所述半导体板单元沿着基本水平平面具有直线 截面形状。

在上述方法中，其中，所述半导体板单元沿着基本水平平面具有不同 于直线的截面形状。

在上述方法中，其中，所述半导体板单元包括沿着基本水平平面共同 地限定截面形状单元的多个半导体板。

在上述方法中，其中，所述半导体板单元包括沿着基本水平平面共同 地限定截面形状单元的多个半导体板；其中，所述截面形状单元包括具有 相同形状的多个截面。

在上述方法中，其中，所述半导体板单元包括沿着基本水平平面共同 地限定截面形状单元的多个半导体板；其中，所述截面形状单元包括具有 相同形状的多个截面；其中，所述截面具有相同的尺寸。

在上述方法中，其中，所述半导体板单元包括沿着基本水平平面共同 地限定截面形状单元的多个半导体板；其中，所述截面形状单元包括具有 相同形状的多个截面；其中，所述截面具有不同的尺寸。

在上述方法中，其中，所述半导体板单元包括沿着基本水平平面共同 地限定截面形状单元的多个半导体板；其中，所述截面形状单元包括具有 不同形状的多个截面。

在上述方法中，进一步包括：在所述衬底上形成第三S/D；在所述第 三S/D之上形成第四S/D；以及形成在垂直方向上延伸的纳米线单元，所 述纳米线单元使所述第三S/D与所述第四S/D互连，并且具有点的截面形 状。

在上述方法中，进一步包括形成围绕所述半导体板单元的栅极。

根据本发明的又一个方面，提供了一种半导体器件，包括：衬底；第 一源极/漏极(S/D)区域，设置在所述衬底上；第二S/D区域，设置在所 述第一S/D区域之上；以及半导体板，将所述第一S/D区域与所述第二S/D 区域互连并包括多个弯转。

在上述半导体器件中，其中，所述半导体板具有沿基本水平平面的曲 折的横截面形状。

在上述半导体器件中，其中，所述半导体板具有沿基本水平平面的曲 折的横截面形状；其中，所述曲折的横截面形状通常为圆形和多边形中的 一个。

在上述半导体器件中，其中，所述半导体板具有沿基本水平平面的螺 旋形的横截面形状。

在上述半导体器件中，其中，所述半导体板具有沿基本水平平面的螺 旋形的横截面形状；其中，所述螺旋形的横截面形状通常为圆形和多边形 中的一个。

在上述半导体器件中，其中，所述半导体板的所述弯转基本彼此平行。

根据本发明的又一个方面，提供了一种半导体器件，包括：衬底；第 一源极/漏极(S/D)区域，设置在所述衬底上；第二S/D区域，设置在所 述第一S/D区域之上；半导体板，将所述第一S/D区域与所述第二S/D区 域互连；以及硅化物，围绕所述第二S/D区域。

在上述半导体器件中，其中，所述半导体板包括多个弯转。

在上述半导体器件中，其中，所述半导体板包括多个弯转；其中，所 述半导体板具有沿基本水平平面的曲折的横截面形状。

在上述半导体器件中，其中，所述半导体板包括多个弯转；其中，所 述半导体板具有沿基本水平平面的曲折的横截面形状；其中，所述曲折的 横截面形状通常为圆形和多边形中的一个。

在上述半导体器件中，其中，所述半导体板包括多个弯转；其中，所 述半导体板具有沿基本水平平面的螺旋形的横截面形状。

在上述半导体器件中，其中，所述半导体板包括多个弯转；其中，所 述半导体板具有沿基本水平平面的螺旋形的横截面形状；其中，所述螺旋 形的横截面形状通常为圆形和多边形中的一个。

在上述半导体器件中，其中，所述半导体板包括多个弯转；其中，所 述半导体板的所述弯转基本彼此平行。

根据本发明的又一个方面，提供了一种制造半导体器件的方法，所述 方法包括：提供衬底；在所述衬底上方形成第一半导体层；在所述第一半 导体层上方形成第二半导体层；在所述第二半导体层上方形成第三半导体 层；形成延伸穿过所述第二半导体层和所述第三半导体层并进入至所述第 一半导体层内的凹槽；以及在形成所述凹槽之后，形成围绕所述第三半导 体层的硅化物。

在上述方法中，其中，所述半导体板包括多个弯转。

在上述方法中，其中，所述半导体板包括多个弯转；其中，所述半导 体板具有沿基本水平平面的曲折的横截面形状。

在上述方法中，其中，所述半导体板包括多个弯转；其中，所述半导 体板具有沿基本水平平面的曲折的横截面形状；其中，所述曲折的横截面 形状通常为圆形和多边形中的一个。

在上述方法中，其中，所述半导体板包括多个弯转；其中，所述半导 体板具有沿基本水平平面的螺旋形的横截面形状。

在上述方法中，其中，所述半导体板包括多个弯转；其中，所述半导 体板具有沿基本水平平面的螺旋形的横截面形状；其中，所述螺旋形的横 截面形状通常为圆形和多边形中的一个。

在上述方法中，其中，所述半导体板包括多个弯转；其中，所述半导 体板的所述弯转基本彼此平行。

附图说明

当结合参考附图进行阅读时，根据下文具体的描述可以更好地理解本 发明的各个方面。应该注意，根据工业中的标准实践，各个部件无序按比 例绘制。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减 小。

图1至图12是根据一些实施例的在制造的各个阶段的半导体器件的示 意性截面图。

图13A至图13F是根据一些实施例的示出了半导体板单元的截面形状 的示意性顶视图。

图14A至图14D是根据一些实施例的示出了半导体板单元和纳米线单 元的截面形状的示意性顶视图。

图15是根据一些实施例的半导体器件的示例性实施例的示意性透视 图。

图16是根据一些实施例的示出了用于制造半导体器件的方法的流程 图。

图17是根据一些实施例的制造半导体器件的示例性方法的流程图。

图18至图24是示出了根据一些实施例的示例性半导体器件的制造中 的各个阶段的示意性截面图。

图25A至图25D是示出了根据一些实施例的半导体器件的半导体板的 横截面形状的示意性顶视图。

图26A至图26F是示出了根据一些实施例的半导体器件的半导体板单 元的横截面形状的示意性顶视图。

图27A至图27D是示出了根据一些实施例的半导体器件的半导体板单 元和纳米线单元的横截面形状的示意性顶视图。

图28是示出了根据一些实施例的源极-漏极电流增益与示例性半导体 器件的长度的图表。

具体实施方式

本发明的以下内容提供了许多用于实施所提供主题的不同特征的不同 实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这 仅仅是实例，并不用于限制本发明。例如，以下说明书中的在第二部件上 方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形 成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部 件，从而使得第一部件和第二部件不直接接触的实施例。此外，本发明可 在各个实例中重复参考标号和/或字母。该重复是为了简明和清楚的目的， 而且其本身没有规定所述各种实施例和/或结构之间的关系。

另外，诸如“在…下面”、“在…下方”、“下”、“在…之上”、 “上”、“顶部”、“底部”等空间相对位置术语在本文中可以用于描述 如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。 除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操 作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)， 并因此对本文中使用的空间相对位置描述符进行同样的解释。

参考图16，根据本发明的用于制造半导体器件的示例性方法1600开 始于框1610：提供衬底。衬底在基本上水平方向上延伸。方法1600继续 进行至框1620：在衬底上形成第一源极/漏极(S/D)。方法1600继续进行 至框1630：形成第二S/D。第二S/D设置在第一S/D之上。方法1600继续 进行至框1640：形成半导体板单元。半导体板单元在基本垂直方向上延伸 并且使第一S/D和第二S/D互连。

图1至图4示出了根据图16的方法1600的在半导体器件的制造中的 操作顺序。

第一步操作是提供衬底。

下一步操作是在衬底的第一部分中形成p导电类型的阱区域，以及在 衬底的第二部分中形成n导电类型的阱区域，衬底的第二部分在基本水平 方向上与衬底的第一部分间隔开。例如，图1示出了在衬底100中形成p 型阱区域110和n型阱区域120之后的结构。在一个示例性实施例中，p 型阱区域110和n型阱区域120的形成可以包括以下子操作：在衬底100 上方沉积保护层；图案化并蚀刻保护层以暴露衬底100的第一部分；诸如 通过注入或扩散工艺，在衬底100的暴露部分中形成p型和n型阱区域110、 120中的一个；诸如通过蚀刻工艺去除剩余的保护层；在p型和n型阱区 域110、120中的一个以及衬底100上方沉积另一保护层；图案化并蚀刻保 护层以暴露出衬底100的第二部分；在衬底100的暴露部分中形成p型和 n型阱区域110、120中的另一个；以及去除剩余的保护层，从而产生图1 中示出的结构。

然后，参考图2，在p型阱区域110上形成第一外延生长层单元210。 其后，在n型阱区域120上形成第二外延生长层单元220。如图2所示， 第一外延生长层单元210和第二外延生长层单元220中的每个均包括第一 外延生长层230、240、第二外延生长层250、260和第三外延生长层270、 280。在一个示例性实施例中，第一外延生长层单元210的形成可以包括下 列子操作：使用第一外延生长工艺在p型阱区域110上形成第一外延生长 层230，使用第二外延生长工艺在第一外延生长层230上形成第二外延生 长层250，以及使用第三外延生长工艺在第二外延生长层250上形成第三 外延生长层270。

第二外延生长层单元220的形成可以包括与第一外延生长层单元210 的形成相似的子操作，即，使用第一外延生长工艺在n型阱区域120上形 成第一外延生长层240，使用第二外延生长工艺在第一外延生长层240上 形成第二外延生长层260，以及使用第三外延生长工艺在第二外延生长层 260上形成第三外延生长层280。

在一些实施例中，第一、第二和第三外延生长工艺是基本上原位实施 的。也就是说，第一、第二和第三外延生长工艺可以在非真空击穿的组成 工艺腔中实施。在其他实施例中，第一、第二和第三外延生长工艺是非原 位实施的。例如，在第一外延生长层230、240上形成第二外延生长层250、 260之前，可以清洁第一外延生长层230、240的顶面，并且在第二外延生 长层250、260上形成第三外延生长层270、280之前，可以清洁第二外延 生长层250、260的顶面。

第一外延生长层单元210掺杂有n型掺杂剂。第一和第三外延生长层 230、270掺杂有比第二外延生长层250的浓度更高的n型掺杂剂。这在图 2中示出了，其中，第一和第三外延生长层230、270标示为具有n+导电类 型。相似地，第二外延生长层单元220掺杂有p型掺杂剂。第一和第三外 延生长层240、280掺杂有比第二外延生长层260的浓度更高的p型掺杂剂。 这在图2中示出了，其中，第一和第三外延生长层240、280标示为具有 p+导电类型。

应该理解，可以颠倒第一和第二外延生长层单元210、220的形成顺序。 也就是说，可以首先实施在n型阱区域120上形成第二外延生长层单元220， 并且然后可以实施在p型阱区域110上形成第一外延生长层单元210。

在形成第一和第二外延生长层单元210、220之后，在图2的结构中形 成隔离层以使第一和第二外延生长层单元210、220间隔开，并且使p型和 n型阱区域110、120间隔开。例如，图3示出了在形成隔离层300之后的 图2的结构。在一个示例性实施例中，可以使用浅沟槽隔离(STI)工艺形 成隔离层300，其中，形成延伸穿过第一和第二外延生长层单元210、220 的结、延伸穿过p型和n型阱单元110、120的结并且延伸到衬底100内的 沟槽；以及诸如沉积SiO₂或SiN的介电材料以填充沟槽。可以可选地在沟 槽中生长热氧化物沟槽衬垫，并在衬垫上方形成氮化硅或氧化硅。然后， 诸如通过蚀刻工艺去除多余的介电材料，从而产生图3中所示的结构。

然后，在图3的结构上方形成硬掩模层，然后，图案化并蚀刻硬掩模 层以形成图案化的硬掩模层并暴露出部分的第一和第二外延生长层单元 210、220。例如，图案化的硬掩模层可以包括设置在第一外延生长层单元 210上的第一组硬掩模以及设置在第二外延生长层单元220上的第二组硬 掩模，第一组硬掩模在水平方向上彼此间隔开并且彼此平行的延伸，第二 组硬掩模在水平方向上彼此间隔开并且彼此平行的延伸。

随后，参考图4，使用硬掩模410(图4中仅示出了每个第一和第二组 中的一个硬掩模410)，去除第一和第二外延生长层单元210、220的暴露 部分以形成未蚀刻的层420、多个蚀刻的层450(在图4中仅示出了一个蚀 刻的层450)、未蚀刻的层460和多个蚀刻的层490(在图4中仅示出了一 个蚀刻的层490)。

未蚀刻的层420设置在p型阱区域110上，并且包括多个环绕部分430 (在图4中仅示出了一个环绕部分430)，多个环绕部分430的每个均作 为相应的一个源极440的第一端部，并且作为环绕该环绕部分430的环绕 部分。每个蚀刻的层450包括相应的一个源极440的从相应的一个源极440 的第一端部430延伸的第二端部452、设置在相应的一个源极440之上的 漏极456和在基本垂直方向上延伸的半导体板454，并且该半导体板454 使相应的一个源极440的第二端部452和相应的一个漏极456互连。

未蚀刻的层460设置在n型阱区域120上，并且包括多个环绕部分470 (在图4中仅示出了一个环绕的部分470)，多个环绕部分470中的每个 均作为相应的一个源极480的第一端部，并且作为环绕该环绕部分470的 环绕部分。每个蚀刻的层490包括相应一个源极480的从相应的一个源极 480的第一端部470延伸的第二端部492、设置在相应的一个源极480之上 的漏极496和在基本垂直方向上延伸的半导体板494，并且该半导体板494 使相应的一个源极480的第二端部492和相应的一个漏极496互连。

为了清楚的示出，放大了图4中的硬掩模410，源极440、480的第二 端部452、492，漏极456、496和半导体板454、494的厚度。

在一些实施例中，源极440、480的第二端部452、492沿着半导体板 454、494的底端延伸，并且漏极456、496沿着半导体板454、494的顶端 延伸。在其他实施例中，源极440、480形成于半导体板454、494的顶端 上。在这些其他实施例中，漏极456、496形成于半导体板454、494的底 端上。

半导体板454、494具有足够允许实现其制造的最小厚度。也就是说， 半导体板454、494可以在半导体制造工艺允许的条件下尽可能的薄，并且 可以随着制造技术的进步而制造的更薄。在这个实施例中，源极440、480 的第二端部452、492和漏极456、496具有与半导体板454、494具有基本 相同的厚度。

在这个示例性实施例中，半导体板454具有普通的矩形形状，并且在 水平方向上彼此间隔开，通常彼此平行的延伸。作为这种结构的结果，半 导体板454共同地限定了沿着基本上水平的面的基本上平行的直线的截面 形状。

尽管在这个实例中使用了通常具有直线截面的半导体板454，但是在 其他实施例中，可以使用具有除直线外的其他截面形状的半导体板。例如， 这些截面形状包括U形截面、L形截面、环形、正弦曲线等。

在一个实施例中，半导体板454可以共同限定例如图13A中最佳地示 出的正方形的单个截面形状。在另一实施例中，半导体板454可以共同限 定具有相同的形状和尺寸的多个截面，诸如图13B中所示的那些截面。在 又一个实施例中，半导体板454可以共同限定具有相同形状但尺寸不同的 多个截面，诸如图13C至图13E中所示的那些截面。在又一个实施例中， 半导体板454可以共同限定多个不同的截面形状，诸如图13F中所示的那 些截面。

参考回到图4，在这个示例性实施例中，半导体板494共同限定了与 半导体板454的那些截面相同的一个或多个截面。在可选实施例中，半导 体板494可以共同限定形状与半导体板454的那些截面不同或基本相同但 尺寸与半导体板454的的那些截面不同的一个或多个截面。

在一些实施例中，示例性方法进一步包括以下操作：形成至少一个源 极、至少一个漏极和至少一条在垂直方向上延伸的纳米线，该纳米线使至 少一个源极和至少一个漏极互连，并且具有点的截面形状。诸如图14A至 图14D所示的那些截面形状，在这些实施例中，半导体板和至少一条纳米 线1400可以共同限定截面形状。

参考图4和图15，根据本发明的半导体器件的示例性实施例包括衬底 100、p型阱区域110、n型阱区域120、源极440和480、漏极456和496、 以及半导体板454和494。

p型阱区域110形成在衬底100的第一部分中。n型阱区域120形成在 衬底100的第二部分中，衬底100的第二部分与衬底100的第一部分在基 本水平方向上间隔开。

沿着基本垂直的平面，每个源极440、480均基本上具有倒置的T形截 面形状，并且包括形成在p型阱区域110上的第一端部430和第二端部452。 相似地，沿着基本垂直的平面，每个源极480均基本上具有倒置的T形截 面形状，并且包括形成在n型阱区域120上的第一端部470和第二端部492。

每个漏极456、496设置在相应的一个源极440、480之上。

每个半导体板454、494在基本垂直方向上延伸，并且使相应的一个源 极440、480的第二端部452、492与相应的一个漏极456、496互连。

在这个示例性实施例中，源极440、480的第二端部452、492沿着半 导体板454、494的底端延伸，并且漏极456、496沿着半导体板454、494 的顶端延伸。在可选实施例中，源极440、480形成在半导体板454、494 的顶端上。在这些可选实施例中，漏极456、496形成在半导体板454、494 的底端上。

半导体板454、494具有足够允许实现其制造的最小厚度。也就是说， 半导体板454、494在半导体制造工艺允许的条件下可以尽可能的薄，并且 可以随着制造技术的进步而制造的更薄。在这个实施例中，源极440、480 的第二端部452、492和漏极456、496具有与半导体板454、494基本相同 的厚度。

在这个示例性实施例中，半导体板454具有普通的矩形形状，并且在 水平方向上彼此间隔开，通常彼此平行的延伸。作为这种结构的结果，半 导体板454共同地限定了沿着基本上水平的面的基本上平行的直线的截面 形状。

尽管在这个实例中使用了通常具有直线截面的半导体板454，但是在 其他实施例中，可以使用具有除直线外的其他截面形状的半导体板。例如， 这些截面形状包括U形截面、L形截面、环形、正弦曲线等。

在一个实施例中，半导体板454可以共同限定例如图13A中最佳地示 出的正方形的单个截面形状。在另一实施例中，半导体板454可以共同限 定具有相同的形状和尺寸的多个截面，诸如图13B中所示的那些截面。在 又一个实施例中，半导体板454可以共同限定具有相同形状但尺寸不同的 多个截面，诸如图13C至图13E中所示的那些截面。在又一个实施例中， 半导体板454可以共同限定多个不同的截面形状，诸如图13F中所示的那 些截面形状。

参考回到图4和图15，在这个示例性实施例中，半导体板494共同限 定了与半导体板454的那些截面相同的一个或多个截面。在可选实施例中， 半导体板494可以共同限定形状与半导体板454的那些截面不同或基本相 同但尺寸与半导体板454的那些截面不同的一个或多个截面。

在一些实施例中，示例性半导体器件进一步包括至少一个源极、至少 一个漏极和至少一条在垂直方向上延伸的纳米线，该纳米线使至少一个源 极和至少一个漏极互连，并且具有点的截面形状。诸如图14A至图14D所 示的那些截面形状，在这样的其他实施例中，半导体板和至少一条纳米线 1400可以共同限定截面形状。

图5至图12示出了根据图16的方法1600的在制造半导体器件过程中 的接下来的操作顺序。

图5示出了在形成一对源极硅化物520、530之后的图4中的结构。每 个源极硅化物520、530环绕相应的一个源极440的第一端部430以及源极 480的第一端部470。在一个示例性实施例中，源极硅化物520、530的形 成可以包括以下子步骤：诸如通过蚀刻工艺去除隔离层300的从未蚀刻的 层420、460(参见图4)向外伸出的部分，从而使隔离层300基本上与未 蚀刻的层420、460平齐；形成围绕每个蚀刻的层450、490的间隔件510； 在形成间隔件510之后在该结构上方形成硅化物金属(诸如Ti、Ni、Co等)； 在形成硅化物金属之后，对结构实施退火工艺以使硅化物金属反应，从而 反应的硅化物金属形成源极硅化物520、530；以及去除未反应的金属，从 而产生图5中示出的结构。用于形成间隔件510的材料的实例包括但不限 于SiN、SiO₂和SiON。

然后，形成一对栅极堆叠件，每个栅极堆叠件围绕相应的半导体板454 和半导体板494。例如，图6示出了在形成栅极堆叠件640、670之后的图 5中的结构。栅极堆叠件640包括围绕并直接接触半导体板454的栅极氧 化物610，围绕并直接接触栅极氧化物610的第一栅极620，以及围绕并直 接接触第一栅极620的第二栅极630。栅极堆叠件670包括围绕并直接接 触半导体板494的栅极氧化物650，以及围绕并直接接触栅极氧化物650 的栅极660。

在一个示例性实施例中，栅极堆叠件640、670的形成可以包括以下子 操作：诸如通过蚀刻工艺从图5的结构去除间隔件510；在去除间隔件510 之后，在结构上方形成诸如SiO₂、SiCN、SiN或SiOCN的第一层间介电 (ILD)层；蚀刻第一ILD层以使蚀刻的第一ILD层700与源极440、480 的第二端部452、492基本上平齐，从而产生如图7所示的结构；在图7的 结构上方形成介电层800，从而产生图8中所示的结构；在图8的结构上 方形成第一导电层，然后，去除第一导电层的一部分使得剩余的第一导电 层仅出现在p型阱区域110之上的介电层800上，从而产生图9中示出的 结构；以共形的方式在图9的结构上方形成第二导电层1000，从而产生图 10中示出的结构；以及切割介电层800及第一和第二导电层900、1000以 形成图6中示出的栅极堆叠件640、670。

介电层800可以包括高K电介质，诸如HfO₂、Al₂O₃、La₂O₃或氧化物。 用于形成第一和第二导电层900、1000的材料的实例包括但不限于Ti、Ta、 Al、W、TiN、TaN和TiAl。

然后，形成多个漏极硅化物，每个漏极硅化物均提供在相应的一个漏 极456、496上。例如，图11示出了在形成漏极硅化物1100之后的图6的 结构。在一个示例性实施例中，漏极硅化物1100的形成包括以下子操作： 在图6的结构上方形成第二ILD层；诸如通过化学机械抛光/平坦化(CMP) 来平坦化第二ILD层直到平坦化的第二ILD层1110与漏极456、496基本 上平齐，从而去除硬掩模410；在漏极456、496和第二ILD层1110上方 形成诸如Ti、Ni或Co的硅化物金属；在形成硅化物金属之后，对该结构 实施退火工艺以使硅化物金属反应，从而使反应的硅化物金属形成漏极硅 化物1100；以及去除未反应的硅化物金属，从而产生图11中示出的结构。

最后，形成多个接触件，每个接触件均电连接至相应的一个源极硅化 物520、530、漏极硅化物1100、栅极堆叠件640的第二栅极630和栅极堆 叠件670的栅极660。例如，图12示出了在形成接触件1200(未在图12 中示出用于栅极堆叠件640的第二栅极630的接触件1200)之后的图11 的结构。在一个示例性实施例中，使用中段制程(MEOL)工艺形成接触 件1200，其中，在图11的结构上方形成第三ILD层1210。第一ILD层700、 第二ILD层1110和第三ILD层1210组成了绝缘件1220。然后，图案化并 蚀刻绝缘件1220以形成接触开口，每个接触开口延伸穿过绝缘件1220并 且连接至相应的一个源极硅化物520、530、漏极硅化物1100、栅极堆叠件 640的第二栅极630和栅极堆叠件670的栅极660上。其后，在绝缘件1220 上方及接触开口中形成导电层，然后图案化并蚀刻导电层，从而形成图12 中所示的接触件1200。

参考图11和图15，示例性半导体器件进一步包括源极硅化物520、530、 栅极堆叠件640、670、漏极硅化物1110、隔离层300、绝缘件1220和接 触件1200。

每个源极硅化物520、530形成于相应的一个p型和n型阱区域110、 120上并且围绕相应的一个源极440的第一端部430和源极480的第一端 部470。

诸如STI层的隔离层300或任何合适的隔离层延伸穿过源极硅化物 520、530的结、穿过p型和n型阱区域110、120的结，并延伸到衬底100 内。

栅极堆叠件640包括围绕并直接接触半导体板454的栅极氧化物610、 围绕并直接接触栅极氧化物610的第一栅极620以及环绕并直接接触第一 栅极620的第二栅极630。

栅极堆叠件670包括围绕并直接接触触半导体板494的栅极氧化物650 以及环绕并直接接触栅极氧化物650的栅极660。

由于源极440、漏极456、半导体板454均掺杂有n型掺杂剂，半导体 板454在垂直方向上延伸，并且栅极堆叠件640围绕半导体板454，因此 源极440、漏极456、半导体板454和栅极堆叠件640的结构可以称为垂直 全环栅(VGAA)n沟道金属氧化物半导体场效应晶体管(MOSFET)。此 外，由于源极480、漏极496、半导体板494均掺杂有p型掺杂剂，半导体 板494在垂直方向上延伸，并且栅极堆叠件670围绕半导体板494，因此， 源极480、漏极496、半导体板494和栅极堆叠件670的结构可以称为VGAA p沟道MOSFET。

在一些实施例中，半导体器件仅包括VGAAn沟道MOSFET。在其他 实施例中，半导体器件仅包括VGAAp沟道MOSFET。

已经示出了本发明的半导体器件包括多个源极、多个漏极和半导体板 单元。半导体板单元包括多个半导体板，每个半导体板使相应的一个源极 和相应的一个漏极互连。在阅读完本发明之后，本领域技术人员应该容易 地意识到，由于漏极至源极电流/源极至漏极电流流经的每个半导体板具有 相对较大的表面面积，因此，在给定的一组操作条件下，在未增加半导体 器件的尺寸的情况下，本发明的半导体器件提供了更好的散热并产生了较 高的漏极至源极/源极至漏极电流。

此外，由于电流高度依赖于其所穿过的沟道，并且由于作为源极和漏 极之间的沟道的本发明的半导体板单元可以配置为各种不同的截面形状， 因此本发明的半导体器件可以配置为具有不同的源极至漏极电流电平或漏 极至源极电流电平。

在一个实施例中，一种半导体器件包括：在基本水平方向上延伸的衬 底；在衬底上形成的第一源极/漏极(S/D)；设置在第一S/D之上的第二 S/D；以及在基本垂直方向上延伸的半导体板单元，并且该半导体板单元使 第一S/D和第二S/D互连。

在另一个实施例中，一种用于制造半导体器件的方法包括：形成在基 本水平方向上延伸的衬底；在衬底上形成第一S/D；在第一S/D之上形成 第二S/D；以及形成在基本垂直方向上延伸的半导体板单元，并且该半导 体板单元使第一S/D与第二S/D互连。

以上论述了多个实施例的特征，使得本领域普通技术人员可以更好地 理解本发明的各个方面。本领域普通技术人员应该理解，他们可以很容易 地使用本发明作为基础来设计或修改用于与本文所介绍的实施例执行相同 的目的和/或实现相同优点的其他工艺和结构。本领域普通技术人员还应该 意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发 明的精神和范围的情况下，他们可以对本发明进行多种变化、替换以及改 变。

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施 例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些 仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者 上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实 施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件从 而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在 各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并 且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，本文中可以使用诸如“在…下方”、“在…下 面”、“下部”、“在…之上”、“在…上”、“顶部”“底部”等空间 相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或 部件的关系。空间相对术语旨在包括器件在使用或操作中的除了图中所示 的方位外的不同方位。装置可以以其他方位定向(旋转90度或在其他方位 上)，并且本文中使用的空间相对描述符可以同样地作出相应的解释。

本发明提供了一种半导体器件，半导体器件包括源极区域、漏极区域、 半导体板、源极接触件以及漏极接触件。半导体板将源极区域与漏极区域 互连并且作为源极区域和漏极区域之间的沟道。源极接触件和漏极接触件 分别并且电连接至源极区域和漏极区域。

分析示出，当半导体板的长度增加时，半导体器件的源极-漏极电流增 大。这是通过模拟和测量验证的。如将在本文中描述的，本发明的半导体 器件的半导体板具有对于给定区域最大化的长度。

另外，分析示出，当源极/漏极区域和源极/漏极接触件之间的电阻降低 时，半导体器件的源极-漏极电流进一步增大。这也是通过模拟和测量验证 的。如将在本文中描述的，本发明的半导体器件的源极/漏极区域和源极/ 漏极接触件之间的电阻降低至最小值。

图17是根据一些实施例的制造半导体器件的示例性方法1700的流程 图。方法1700开始于框1710，其中，提供例如图18中示出的衬底1810 的衬底。以框1720继续方法1700，其中，在衬底上方形成例如图19中示 出的第一外延生长层1910的第一半导体层。以框1730继续方法1700，其 中，在第一半导体层上方形成例如图19中示出的第二外延生长层1920的 第二半导体层。以框1740继续方法1700，其中，在第二半导体层上方形 成例如图19中示出的第三半导体层1930的第三半导体层。以框1750继续 方法1700，其中，形成延伸穿过第二半导体层和第三半导体层并且进入至 第一半导体层内的凹槽，例如，图20中示出的凹槽2010。以框1760继续 方法1700，其中，在形成凹槽之后形成例如图23中示出的第二S/D硅化 物2310的围绕第三半导体层的硅化物。

图18是根据一些实施例的示例性半导体器件的制造中的阶段的示意 性截面图。图18示出了在提供衬底1810之后的结构，以及在衬底1810中 形成阱区域1820。在一个示例性实施例中，衬底1810包括Si、Ge、GaAs、 SiC、InAs、InP、其他合适的元素半导体材料或半导体材料的合金、或者 它们的组合。在衬底1810中形成阱区域1820包括下列操作：在衬底1810 上方沉积保护层；图案化和蚀刻保护层以暴露衬底1810的部分；诸如通过 注入工艺或扩散工艺在衬底1810的暴露的部分中形成阱区域1820；以及 在形成阱区域1820之后诸如通过蚀刻工艺去除保护层。

图19是根据一些实施例的示例性半导体器件的制造中的另一阶段的 示意性截面图。图19示出在连续地在阱区域1820上方形成第一外延生长 层1910、第二外延生长层1920和第三外延生长层1930之后的图18的结 构。在一个示例性实施例中，外延生长层1910、1920、1930中的至少一个 包括Si、Ge、另一合适的半导体材料、或它们的组合。形成外延生长层1910、 1920、1930包括下列操作：使用第一外延生长工艺在阱区域1820上生长 第一外延生长层1910；使用第二外延生长工艺在第一外延生长层1910上 生长第二外延生长层1920；以及使用第三外延生长工艺在第二外延生长层 1920上生长第三外延生长层1930。在示例性实施例中，外延生长工艺中的 至少一个为化学汽相沉积(CVD)工艺、CVD工艺的派生工艺、另一合适 的沉积工艺、或它们的组合。在这样的示例性实施例中，外延生长工艺中 的至少一个工艺使用SiH₄、另一合适的气态前体材料、或它们的组合。

在一些示例性实施例中，阱区域1820为p型阱区域。在这样一些示例 性实施例中，外延生长层1910、1920、1930掺杂有n型剂掺杂，并且第一 外延生长层1910和第三外延生长层1930掺杂有比第二外延生长层1920更 高浓度的n型掺杂剂。在另一示例性实施例中，阱区域1820为n型阱区域。 在这样的其他示例性实施例中，外延生长层1910、1920、1930掺杂有p型 掺杂剂，并且第一外延生长层1910和第三外延生长层1930掺杂有比第二 外延生长层1920更高浓度的掺杂剂。

图20是根据一些实施例的示例性半导体器件的制造中的另一阶段的 示意性截面图。图20示出了在形成延伸穿过第二外延生长层1920和第三 外延生长层1930并且进入至第一外延生长层1910内的凹槽2010之后的图 19的结构。形成延伸穿过第二外延生长层1920和第三外延生长层1930并 且进入至第一外延生长层1910内的凹槽2010包括下列操作：在第三外延 生长层1930上方形成硬掩模2020；图案化和蚀刻硬掩模2020；在图案化 和蚀刻硬掩模2020之后，使用硬掩模2020作为蚀刻掩模蚀刻外延生长层 1910、1920、1930。在示例性实施例中，使用CVD工艺、CVD工艺的派 生工艺、另一沉积工艺、或它们的组合形成硬掩模2020，诸如SiN硬掩模 等。

由凹槽2010围绕的第一外延生长层1910、第二外延生长层1920、以 及第三外延生长层1930分别形成第一源极/漏极(S/D)区域2030、半导体 板2040以及第二S/D区域2050的部分。

如在图20中示出的，第一S/D区域2030具有沿基本垂直的平面的通 常倒置T型的横截面形状，以及包括设置在阱区域1820上的第一端部和从 第一端部延伸的第二端部。第二S/D区域2050沿基本垂直的方向设置在第 一S/D区域2030之上。在示例性实施例中，第一S/D区域2030作为源极 区域，并且在这样的示例性实施例中，第二S/D区域2050作为漏极区域。 在另一示例性实施例中，第一S/D区域2030作为漏极区域，并且在这样的 示例性实施例中，第二S/D区域2050作为源极区域。

半导体板2040将第一S/D区域2030与第二S/D区域2050互连，作为 第一S/D区域2030和第二S/D区域2050之间的沟道，并且包括多个弯转。 在示例性实施例中，半导体板2040具有沿基本水平平面的曲折的横截面形 状。此外，在示例性实施例中，曲折的横截面形状通常为多边形(例如， 如在图25A中最佳示出的矩形)，或通常为如在图25B中最佳示出的圆形。 另外，在示例性实施例中，半导体板2040的弯转基本彼此平行并且具有基 本相同的间距，即弯转之间的距离。

在可选的示例性实施例中，半导体板2040具有沿水平平面的螺旋形的 横截面形状。此外，在可选的示例性实施例中，螺旋形的横截面形状通常 为如在图25C中最佳示出的圆形，或通常为多边形(例如，如在图25D中 最佳示出的三角形)。另外，在可选的示例性实施例中，半导体板2040的 弯转基本彼此平行并且具有基本相同的间距。

在一些示例性实施例中，半导体板2040具有通常直线的沿水平的平面 的横截面形状。在其他示例性实施例中，半导体板2040具有不同于直线的 沿水平的平面的横截面形状。例如，这样的横截面形状包括U型横截面、 L型横截面、环形、正弦曲线等。

在一个示例性实施例中，半导体器件包括多个半导体板2040。在这样 一个示例性实施例中，半导体板2040共同限定例如如在图26A中最佳示出 的正方形的沿水平的平面的单个横截面形状；或者具有相同形状和尺寸(诸 如在图26B中示出的那些)的、具有相同形状但不同尺寸(诸如在图26C-26E 中示出的那些)的、以及具有不同的形状(诸如在图26F中示出的那些) 的沿水平的平面的多个横截面。此外，在一个示例性实施例中，方法1700 进一步包括以下操作：形成至少一个源极区域、至少一个漏极区域、以及 在垂直方向上延伸的至少一个纳米线，纳米线将至少一个源极区域与至少 一个漏极区域互连并作为至少一个源极区域和至少一个漏极区域之间的沟 道，并且纳米线具有圆点的沿水平的平面的横截面形状。进一步，在一个 示例性实施例中，半导体板2040和至少一个纳米线2710共同限定沿水平 的平面的横截面形状，诸如在图27A至图27D中示出的那些。

图21是在根据一些实施例的示例性半导体器件的制造中的另一阶段 的示意性截面图。图21示出了在形成围绕第一S/D区域2030的第一端部 的第一S/D硅化物2110之后的图20的结构。形成围绕第一S/D区域2030 的第一端部的第一S/D硅化物2110包括下列操作：通过蚀刻工艺从图20 的结构去除硬掩模2020；在第一S/D区域2030的第二端部、半导体板2040 和第二S/D区域2050的侧壁上、以及第二S/D区域2050的顶面上形成间 隔件2120；形成间隔件2120之后在第一S/D区域2030的第一端部上方形 成金属硅化物；将形成金属硅化物之后的结构进行退火工艺来因此使金属 硅化物产生反应，借此，反应的金属硅化物形成第一S/D硅化物2110；以 及去除未反应的金属。

在示例性实施例中，间隔件2120具有比半导体板2040的弯转的间距 小30％的厚度。用于间隔件2120的材料的实例包括但不限于SiN、SiO₂、 SiON等。此外，在示例性实施例中，使用电镀工艺、化学镀工艺、浸镀工 艺、光辅助镀工艺、另一沉积工艺、或它们的组合来形成金属硅化物。用 于金属硅化物的材料的实例包括但不限于Ti、Ni、Co等。另外，在示例性 实施例中，退火工艺包括快速热退火(RTA)、激光加温退火、另一合适 的退火、或它们的组合。

图22是根据一些实施例的示例性半导体器件的制造中的另一阶段的 示意性截面图。图22示出了在形成围绕半导体板2040的栅极堆叠件2210 之后的图21的结构。在这个示例性实施例中，栅极堆叠件2210包括导电 层2230、以及夹在半导体板2040和导电层2230之间的高k介电层2220。 在可选的示例性实施例中，栅极堆叠件2210进一步包括夹在半导体板2040 和高k介电层2220之间的界面介电层、以及夹在高k介电层2220和导电 层2230之间的另一导电层。

在一个示例性实施例中，形成围绕半导体板2040的栅极堆叠件2210 包括下列操作：诸如通过蚀刻工艺从图21的结构去除间隔件2120；在去 除间隔件2120之后的结构上方共形地形成另一间隔件2240；蚀刻间隔件 2240以使得间隔件2240与第一S/D区域2030的第二端部基本平齐；在蚀 刻间隔件2240之后的结构上方共形地形成高k介电层2220；在高k介电 层2220上方共形地形成导电层2230；以及切割高k介电层2220和导电层 2230以形成栅极堆叠件2210。

用于间隔件2240的材料的实例包括但不限于SiO₂、SiCN、SiN、以及 SiOCN。用于高k介电层2220的材料的实例包括但不限于HfO₂、Al₂O₃、 La₂O₃、另一金属氧化物、以及它们的组合。用于导电层2230的材料的实 例包括但不限于Ti、Ta、Al、W、TiN、TaN、TiAl等。

图23是根据一些实施例的示例性半导体器件的制造中的另一阶段的 示意性截面图。图23示出了在形成围绕第二S/D区域2050的第二S/D硅 化物2310之后的图22的结构。形成围绕第二S/D区域2050的第二S/D硅 化物2310包括下列操作：在图22的结构上方形成层间介电(ILD)层2320； (诸如通过化学机械抛光/平坦化(CMP)来平坦化ILD层2320直到ILD 层2320在半导体板2040和第二S/D区域2050之间的接合处之上并且在第 二S/D区域2050的顶面下面；在ILD层2320和第二S/D区域2050上方 形成金属硅化物；将形成金属硅化物之后的结构进行退火工艺以因此使金 属硅化物产生反应，借此，反应的金属硅化物形成第二S/D硅化物2310； 以及去除未反应的金属硅化物。

图24是根据一些实施例的示例性半导体器件的制造中的另一阶段的 示意性截面图。图24示出了在形成第一S/D接触件2410、第二S/D接触 件2420、以及栅极接触件2430之后的图23的结构，第一S/D接触件2410、 第二S/D接触件2420、以及栅极接触件2430中的每个电连接至第一S/D 硅化物2110、第二S/D硅化物2310以及栅极堆叠件2210的导电层2230 中的相应的一个。在一个示例性实施例中，使用中道(middle-end-of-lines) 工艺以形成第一S/D接触件2410、第二S/D接触件2420以及栅极接触件 2430，其中，首先在图23的结构上方形成另一ILD层2440。间隔件2240 和ILD层2320、2440构成绝缘体。然后，图案化和蚀刻绝缘体以形成接触 件开口，接触件开口中的每个延伸穿过绝缘体并连接至第一S/D硅化物 2110、第二S/D硅化物2310以及栅极堆叠件2210的导电层2230中的相应 的一个上。接下来，在绝缘体上方和在接触件开口中形成导电层。之后， 图案化和蚀刻导电层以形成第一S/D接触件2410、第二S/D接触件2420 以及栅极接触件2430。

如在图24中示出的，半导体器件包括衬底1810、第一S/D区域2030、 第二S/D区域2050、以及半导体板2040。

在这个示例性实施例中，衬底1810为块状硅衬底。在可选的示例性实 施例中，衬底1810为绝缘体上半导体(SOI)衬底，并且包括单晶硅基、 单晶硅层、以及夹在单晶硅基和单晶硅层之间的氧化层。半导体器件进一 步包括设置在衬底1810中的阱区域1820。

第一S/D区域2030具有沿基本垂直的平面的通常倒置T型的横截面形 状，并且包括设置在阱区域1820上的第一端部和从第一端部延伸的第二端 部。在示例性实施例中，第一S/D区域2030的第一端部和第二端部的边缘 之间的水平距离比半导体板2040的弯转的间距小30％。

第二S/D区域2050沿基本垂直的方向设置在第一S/D区域2030之上。 在这个示例性实施例中，第一S/D区域2030作为源极区域，以及第二S/D 区域2050作为漏极区域。在可选的示例性实施例中，第一S/D区域2030 作为漏极区域，以及第二S/D区域2050作为源极区域。

半导体板2040将第一S/D区域2030与第二S/D区域2050互连，作为 第一S/D区域2030和第二S/D区域2050之间的沟道，并且包括多个弯转。 在示例性实施例中，半导体板2040具有沿基本水平平面的曲折的横截面形 状。此外，在示例性实施例中，曲折的横截面形状通常为多边形(例如， 如在图25A中最佳示出的矩形)，或通常为如在图25B中最佳示出的圆形。 另外，在示例性实施例中，半导体板2040的弯转基本彼此平行并且具有基 本相同的间距。

在可选的示例性实施例中，半导体板2040具有沿水平平面的螺旋形的 横截面形状。此外，在可选的示例性实施例中，螺旋形的横截面形状通常 为如在图25C中最佳示出的圆形，或通常为多边形(例如，如在图25D中 最佳示出的三角形)。另外，在可选的示例性实施例中，半导体板2040的 弯转基本彼此平行并且具有基本相同的间距。

在一些示例性实施例中，半导体板2040具有通常直线的沿水平的平面 的横截面形状。在其他示例性实施例中，半导体板2040具有不同于直线的 沿水平的平面的横截面形状，诸如U型横截面、L型横截面、环形、正弦 曲线等。

在一个示例性实施例中，半导体器件包括多个半导体板2040。在这样 一个示例性实施例中，半导体板2040共同限定例如如在图26A中最佳示出 的正方形的沿水平的平面的单个横截面形状；或者具有相同形状和尺寸(诸 如在图26B中示出的那些)的、具有相同形状但不同尺寸(诸如在图26C-26E 中示出的那些)的、以及具有不同的形状(诸如在图26F中示出的那些) 的沿水平的平面的多个横截面。此外，在一个示例性实施例中，半导体器 件进一步包括至少一个源极区域、至少一个漏极区域、以及至少一个在垂 直方向上延伸的纳米线，纳米线将至少一个源极区域与至少一个漏极区域 互连并且其具有圆点的沿水平的平面的横截面形状。进一步，在一个示例 性实施例中，半导体板2040和至少一个纳米线2710共同限定沿水平的平 面的横截面形状，诸如在图27A至图27D中示出的那些。

在一些示例性实施例中，阱区域1820为p型阱区域，第一S/D区域 2030、第二S/D区域2050以及半导体板2040掺杂有n型掺杂剂，并且第 一S/D区域2030和第二S/D区域2050掺杂有比半导体板2040更高浓度的 n型掺杂剂。

在其他示例性实施例中，阱区域1820为n型阱区域，第一S/D区域 2030、第二S/D区域2050以及半导体板2040掺杂有p型掺杂剂，并且第 一S/D区域2030和第二S/D区域2050掺杂有比半导体板2040更高浓度的 p型掺杂剂。

半导体器件进一步包括第一S/D硅化物2110、间隔件2240、栅极堆叠 件2210、第二S/D硅化物2310、第一ILD层2320、第二ILD层2440、第 一S/D接触件2410、第二S/D接触件2420、以及栅极接触件2430。

第一S/D硅化物2110围绕第一S/D区域2030的第一端部。在这个示 例性实施例中，第一S/D区域2030的第一端部和第一S/D硅化物2110具 有基本相同的厚度。

间隔件2240围绕第一S/D区域2030的第二端部。在这个示例性实施 例中，第一S/D区域2030的第二端部和间隔件2240具有基本相同的厚度。

栅极堆叠件2210围绕半导体板2040。在这个示例性实施例中，栅极 堆叠件2210包括导电层2230、以及夹在半导体板2040和导电层2230之 间的高k介电层2220。在可选的示例性实施例中，栅极堆叠件2210进一 步包括夹在半导体板2040和高k介电层2220之间的界面介电层、以及夹 在高k介电层2220和导电层2230之间的另一导电层。

第二S/D硅化物2310围绕第二S/D区域2050。在这个示例性实施例 中，第二S/D硅化物2310形成在第二S/D区域2050的侧壁和顶面上。

第一ILD层2320围绕栅极堆叠件2210和第二S/D硅化物2310。在这 个示例性实施例中，第一ILD层2320具有与第二S/D硅化物2310的顶面 基本平齐的顶面。第二ILD层2440设置在第一ILD层2320上。用于第一 ILD层2320和第二ILD层2440的材料的实例包括但不限于SiO₂、SiCN、 SiN、和SiOCN。

第一S/D接触件2410延伸穿过第一ILD层2320、第二ILD层2440 和间隔件2240并且电连接至第一S/D硅化物2110。由于第一S/D硅化物 2110围绕第一S/D区域2030的第一端部，因此扩大了第一S/D接触件2410 和第一S/D区域2030之间的接触区域，借此，第一S/D接触件2410和第 一S/D区域2030之间的电阻降低至最小值。

第二S/D接触件2420延伸穿过第二ILD层2440并且电连接至第二S/D 硅化物2310。由于第二S/D硅化物2310围绕第二S/D区域2050，因此扩 大了第二S/D接触件2420和第二S/D区域2050之间的接触区域，借此， 第二S/D接触件2420和第二S/D区域2050之间的电阻降低至最小值。

栅极接触件2430延伸穿过第一ILD层2320和第二ILD层2440并且 电连接至栅极堆叠件2210的导电层2230。

应当注意的是，由于第一S/D区域2030和第二S/D区域2050在垂直 方向上彼此间隔开，并且由于栅极堆叠件2210围绕半导体板2040，因此 半导体器件可被称为垂直环栅(VGAA)金属氧化物半导体场效应晶体管 (MOSFET)。

也应当注意的是，理想地，当VGAAMOSFET的半导体板的长度增大 并因此VGAAMOSFET的半导体板的周长增大时，VGAAMOSFET的半 导体板的周长增加的倍数基本等于VGAAMOSFET的源极-漏极电流增加 的倍数。

图28是示出了根据一些实施例的源极-漏极电流增益与示例性第一和 第二VGAAMOSFET的长度的图表。第一VGAAMOSFET包括源极区域 和漏极区域、通过源极硅化物电连接至源极区域的源极接触件、通过漏极 硅化物电连接至漏极区域的漏极接触件、以及将源极区域和漏极区域互连 的半导体板。第一VGAAMOSFET的源极/漏极硅化物并不围绕第一VGAA MOSFET的源极/漏极区域。第二VGAAMOSFET包括源极区域和漏极区 域、通过源极硅化物电连接至源极区域的源极接触件、通过漏极硅化物电 连接至漏极区域的漏极接触件、以及将源极区域与漏极区域互连的半导体 板。第二VGAAMOSFET的源极/漏极硅化物围绕第二VGAAMOSFET的 源极/漏极区域。

基于实验结果，如图28中示出的，当第一VGAAMOSFET的半导体 板的长度从19nm增大至300nm时，如由线2810指示的，第一VGAA MOSFET的源极-漏极电流增益Idsat(x)从统一增大至7.2倍。进一步， 当第二VGAAMOSFET的半导体板的长度从19nm增大至300nm时，如由 线2820指示的，第二VGAAMOSFET的源极-漏极电流增益Idsat(x)从 统一增大至10.8倍，第二VGAAMOSFET的源极-漏极电流增益比第一 VGAAMOSFET的源极-漏极电流增益高49.5％。

因此示出的是，本发明的半导体器件包括源极区域、漏极区域、将源 极区域与漏极区域互连并包括多个弯转的半导体板、围绕源极区域的源极 硅化物、电连接至源极硅化物的源极接触件、围绕漏极区域的漏极硅化物、 电连接至漏极硅化物的漏极接触件、围绕半导体板的栅极堆叠件、以及电 连接至栅极堆叠件的栅极接触件。如本领域技术人员在阅读本发明之后可 容易理解的，由于本发明的半导体器件的半导体板的长度对于指定区域是 最大化的并且由于源极/漏极区域和源极/漏极接触件之间的电阻降低至最 小值，因此对于指定的一组操作条件，本发明的半导体器件提供了更好的 散热并且产生了更高的漏极至源极/源极至漏极电流，而不增大半导体器件 的尺寸。

此外，由于电流高度依赖于其穿过的沟道，并且由于本发明的作为源 极区域和漏极区域之间的沟道的半导体板可以配置为在各种不同的横截面 形状中，因此本发明的半导体器件可配置为具有不同的源极至漏极电平或 漏极至源极电平。

在半导体器件的示例性实施例中，半导体器件包括：衬底；设置在衬 底上的第一源极/漏极(S/D)区域；设置在第一S/D区域之上的第二S/D 区域；以及将第一S/D区域与第二S/D区域互连并包括多个弯转的半导体 板。

在半导体器件的另一示例性实施例中，半导体器件包括：衬底；设置 在衬底上的第一源极/漏极(S/D)区域；设置在第一S/D区域之上的第二 S/D区域；将第一S/D区域与第二S/D区域互连的半导体板；以及围绕第 二S/D区域的硅化物。

在制造半导体器件的方法的示例性实施例中，该方法包括：提供衬底； 在衬底上方形成第一半导体层；在第一半导体层上方形成第二半导体层； 在第二半导体层上方形成第三半导体层，形成延伸穿过第二半导体层和第 三半导体层并进入至第一半导体层内的凹槽；以及在形成凹槽后形成围绕 第三半导体层的硅化物。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明 作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实 现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同 构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的 情况下，本文他们可以做出多种变化、替换以及改变。