在钝化层或蚀刻停止层中具有插入物的TFT

摘要

本文所公开的实施例大体涉及具有一个或多个沟槽的薄膜晶体管及其制造方法，所述一个或多个沟槽用于控制阈值电压与关态电流。在一个实施例中，半导体器件可包括：基板，所述基板包括表面，所述表面具有形成于其上的薄膜晶体管；第一钝化层，所述第一钝化层形成在所述薄膜晶体管上方；沟槽，所述沟槽形成在所述第一钝化层内；以及第二钝化层，所述第二钝化层形成在所述第一钝化层上方并且形成在所述沟槽内。

说明书

技术领域

本发明的实施例大体涉及改善薄膜晶体管(TFT)中的阈值电压。

背景技术

目前对于TFT阵列的关注尤其地高，因为这些器件可以用于通常应用 于计算机和电视机平板的那种类型的液晶有源矩阵显示器(LCD)。LCD 还可包含发光二极管(LED)，诸如，用于背光照明的有机发光二极管 (OLED)。LED和OLED需要TFT来解决显示器的有源性(activity)问 题。

被驱动通过TFT的电流(即，开态电流(on-current))受限于沟道材 料(通常称为有源材料、半导体材料或半导体有源材料)以及沟道宽度和 长度。另外，接通电压由载流子在半导体层的沟道区域中的累积确定，这 种载流子的累积可以随半导体材料中固定电荷的漂移或界面中的电荷俘获 而改变，并且阈值电压在偏置温度应力或当前温度应力之后偏移。当前的 MOTFT(诸如，氧化铟镓锌(IGZO)、氧化锌(ZnO)以及氮氧化锌(ZnON) TFT器件)具有界面问题，该界面问题可包括迁移率问题并且会使接通电 压偏移。

因此，本领域中需要对TFT的阈值电压的更好的控制。

发明内容

本发明大体上涉及控制TFT的阈值电压和关态电流。在一个实施例中， 半导体器件可包括：基板，所述基板包括表面，所述表面具有形成于其上 的薄膜晶体管；第一钝化层，所述第一钝化层形成在所述薄膜晶体管上方； 狭槽或沟槽，所述狭槽或沟槽形成在所述第一钝化层中；以及第二钝化层， 所述第二钝化层形成在所述第一钝化层上方并且形成在所述沟槽内。

在另一实施例中，半导体器件可包括：基板，所述基板包括表面，所 述表面具有形成于其上的薄膜晶体管；氮化硅层，所述氮化硅层形成在源 电极、漏电极以及半导体层上方；一个或多个沟槽，所述一个或多个沟槽 穿过所述氮化硅层而形成；以及氧化硅层，所述氧化硅层形成在所述氮化 硅层上方并且形成在所述一个或多个沟槽内。所述薄膜晶体管可包括：栅 电极，所述栅电极设置在基板上方；栅极电介质层，所述栅极电介质层设 置在所述栅电极上方；半导体层，所述半导体层设置在所述栅极电介质层 上方；源电极，所述源电极设置在所述半导体层上方；以及漏电极，所述 漏电极设置在所述半导体层上方。

在另一实施例中，一种用于形成薄膜晶体管的方法可以包括：在半导 体层上方形成源电极和漏电极，所述半导体层形成在栅极电介质层和栅电 极上，所述半导体层的第一部分在所述源电极与所述漏电极之间被暴露； 将第一钝化层沉积在所述源电极、所述漏电极以及所述半导体层的被暴露 的第一部分上方；在所述第一钝化层中，在所述源极与所述漏极之间形成 至少一个沟槽，以使所述半导体层的第二部分暴露；以及将第二钝化层沉 积在所述第一钝化层上并且沉积在所述沟槽内。

附图说明

因此，为了能够详细理解本发明的上述特征的方式，可以参照实施例 来进行对上文简要概括的本发明的更具体的描述，在所附附图中示出实施 例中的一些。然而，应当注意，所附附图仅图示了本发明的典型实施例， 并且因此不应被视为限制本发明的范围，因为本发明可允许其他等效实施 例。

图1是根据本发明的一个实施例的PVD腔室的横截面示意图；

图2A-2C是在生产的各阶段的TFT的示意性横截面图；以及

图3A-3C描绘了根据一个实施例的合并有一个或多个狭槽(slot)或沟 槽(trench)的TFT器件。

为了便于理解，在可能的情况下，已使用完全相同的附图标记来指定 各图所共有的完全相同的元件。构想了一个实施例中公开的元件可有益地 用于其他实施例，而无需赘述。

具体实施方式

本发明大体上涉及在钝化层中使用沟槽来控制TFT的阈值电压。TFT 具有阈值电压，该阈值电压是电流在源极与漏极之间流动所需要的、栅极 处的电压。通过形成穿过钝化层的一个或多个狭槽或沟槽，并且随后利用 附加的钝化材料来填充这些狭槽或沟槽，可校正阈值电压，使得当栅极基 于接收到的电压是接通的或断开的时，电流更好地受该栅极控制。

在下文说明性地描述在处理系统中使用的本发明，处理系统诸如，可 从位于加州圣克拉拉市的应用材料公司(AppliedMaterials,Inc.)的子公司美 国AKT公司(AKTAmerica,Inc.)处获得的等离子体增强型化学气相沉积 (PECVD)系统。然而，应当理解，本发明也用于其他系统配置，包括由 其他制造商销售的系统配置。

图1是可用于执行本文所述的操作的装置的示意性横截面图。装置包 括腔室100，在该腔室100中，一个或多个膜可沉积至基板120上。腔室 100一般包括限定工艺容积的壁102、底部104以及喷淋头106。基板支撑 件118设置在工艺容积内。通过狭缝阀开口108进出该工艺容积，使得可 将基板120传送入或传送出腔室100。基板支撑件118可耦接至用于升高或 降低该基板支撑件118的致动器116。升降杆122穿过基板支撑件118可移 动地设置，以便往返于基板接收表面移动基板。基板支撑件118还可包括 用于将基板支撑件118维持在所需温度处的加热和/或冷却元件124。基板 支撑件118还可包括用于在基板支撑件118的外围提供RF回程路径的RF 回程带126。

喷淋头106可通过紧固机构140耦接至背板112。喷淋头106可通过 一个或多个紧固机构140耦接至背板112，以有助于防止下垂和/或控制喷 淋头106的平直度/曲率。

气源132可耦接至背板112，以便通过喷淋头106中的气体通道将工 艺气体提供至喷淋头106与基板120之间处理区域。气源132可以包括含 硅气体供应源、含氧气体供应源以及含氮气体供应源，等等。可与一个或 多个实施例一起使用的典型的工艺气体包括甲硅烷(SiH₄)、乙硅烷、N₂O、 氨(NH₃)、H₂、N₂或它们的组合。

真空泵110耦接至腔室100以将工艺容积控制在所需压力。RF源128 可通过匹配网络150耦接至背板112和/或喷淋头106，以便将RF电流提供 给喷淋头106。RF电流在喷淋头106与基板支撑件118之间形成电场，使 得可从喷淋头106与基板支撑件118之间的气体中生成等离体子。

远程等离子体源130(诸如，电感耦合式远程等离子体源130)还可耦 接在气源132与背板112之间。在基板处理步骤间，可将清洁气体提供给 远程等离子体源130，从而生成远程等离子体。可将来自远程等离子体的自 由基提供给腔室100以清洁腔室100的部件。清洁气体可进一步由提供给 喷淋头106的RF源128激励。

喷淋头106可另外通过喷淋头悬架134耦接至背板112。在一个实施 例中，喷淋头悬架134是柔性金属裙部。喷淋头悬架134可以具有唇部136， 喷淋头106可安置于该唇部上。背板112可安置于凸缘(ledge)114的上 表面上，该凸缘114与腔室壁102耦接以密封腔室100。

图2A-2C是在生产的各阶段的TFT200的示意性横截面图。如图2A 所示，栅电极204形成在基板202上方。可用于基板202的合适的材料包 括但不限于，硅、锗、硅-锗、钠钙玻璃、玻璃、半导体、塑料、钢或不锈 钢基板。可用于栅电极204的合适的材料包括但不限于：铬、铜、铝、钽、 钛、钼及它们的组合；或常用作透明电极的透明导电氧化物(TCO)，诸 如，氧化铟锡(ITO)或氟掺杂氧化锌(ZnO:F)。栅电极204可以通过合 适的沉积技术来沉积，合适的沉积技术诸如，PVD、MOCVD、旋涂工艺以 及印刷工艺。栅电极204可使用蚀刻工艺来进行图案化。

栅极电介质层206可沉积在栅电极204上方。可用于栅极电介质层206 的合适的材料包括二氧化硅、氮氧化硅、氮化硅、氧化铝或它们的组合。 栅极电介质层206可以通过合适的沉积技术来沉积，合适的沉积技术诸如， 等离子体增强型化学气相沉积(PECVD)。

随后，半导体层208形成在栅极电介质层206上方，如图2B所述。可 用于半导体层208的合适的材料包括：氧化铟镓锌(IGZO)、氮氧化锌 (ZnON)ZnO_xN_y、SnO_xN_y、InO_xN_y、CdO_xN_y、GaO_xN_y、ZnSnO_xN_y、ZnInO_xN_y、 ZnCdO_xN_y、ZnGaO_xN_y、SnInO_xN_y、SnCdO_xN_y、SnGaO_xN_y、InCdO_xN_y、 InGaO_xN_y、CdGaO_xN_y、ZnSnInO_xN_y、ZnSnCdO_xN_y、ZnSnGaO_xN_y、 ZnInCdO_xN_y、ZnInGaO_xN_y、ZnCdGaO_xN_y、SnInCdO_xN_y、SnInGaO_xN_y、 SnCdGaO_xN_y、InCdGaO_xN_y、ZnSnInCdO_xN_y、ZnSnInGaO_xN_y、ZnInCdGaO_xN_y以及SnInCdGaO_xN_y。前述半导体膜中的每一个都可由掺杂物来掺杂。半导 体层208可以通过合适沉积技术(诸如，PVD)来沉积。在实践中，半导 体层208常称为沟道层、有源层或半导体有源层。

如图2C所示，源电极210和漏电极212形成在半导体层208上方。源 电极210与漏电极212之间的半导体层208的被暴露的部分称为狭槽或沟 槽214。用于源电极210和漏电极212的合适的材料包括铬、铜、铝、钽、 钛、钼及它们的组合，或上文提到的TCO。源电极210和漏电极212可以 通过合适的沉积技术来形成，合适的沉积技术诸如，PVD以及随后通过蚀 刻进行的图案化。

图3A-3C描绘了根据一个或多个实施例的结合狭槽的TFT器件。在这 个绘图中，基板302具有叠层(stack)，该叠层具有按参考图2A-2C所述 来沉积和蚀刻的一个或多个层，包括栅电极305、栅极电介质层306、半导 体层308、源电极311以及漏电极312。

图3A中描绘了第一钝化层318沉积在被暴露的半导体材料316、源电 极311以及漏电极312上方。在一个实施例中，第一钝化层318是氧化硅 层或氮化硅层，诸如，SiO_x、SiN、SiON或它们的组合。第一钝化层318 可沉积至从至的厚度。第一钝化层318可以使用CVD、PECVD、 ALD或本领域中已知的其他沉积技术来沉积。用于沉积第一钝化层318的 沉积气体可以包括诸如SiH₄之类的硅烷、N₂O、O₂、N₂、诸如Ar之类的惰 性载气、或它们的组合。如图所示，第一钝化层318跨被暴露的半导体材 料316、源电极311以及漏电极312的表面的沉积基本上是共形的。第一钝 化层318可以具有低平带电压。在一个实施例中，第一钝化层318的平带 电压可以低于-10V。在另一实施例中，第一钝化层318的平带电压可以约 为0V。

随后，在第一钝化层318中，在源电极311与漏电极312之间形成沟 槽314以使半导体层308暴露。沟槽314可通过将第一钝化层318图案化 来形成。可通过在第一钝化层318上方形成光刻掩模或硬掩模并将该第一 钝化层318暴露于蚀刻剂来图案化第一钝化层318。可通过将第一钝化层 318的被暴露部分暴露于湿法蚀刻剂或暴露于蚀刻等离体子来图案化第一 钝化层318。在一个实施例中，蚀刻等离子体可包括选自SF₆、O₂、Cl₂或 它们的组合的气体。

沟槽314一般是延伸至少源电极311和漏电极312的长度的狭槽或沟 槽。在一个实施例中，源电极311和漏电极312两者都约为40微米宽，并 且沟槽314延伸约50微米至60微米。因此，源电极/漏电极宽度比狭槽或 沟槽的长度的比率可以是从1:1至1:2，诸如，在1:1与1:1.5之间。在这个 实施例中，狭槽或沟槽的宽度可以是从约1微米至约3微米，诸如，约2 微米。在另外的实施例中，沟槽314可延伸至多个TFT，使得沟槽形成在 所涉及的每一个TFT的有源沟道区上方。

沟槽314可平行于源电极311或漏电极312的边缘。沟槽314可定位 在第一钝化层318的、在被暴露的半导体材料316上方的部分中的一个或 多个位置处。如此处描绘，沟槽314大约定位在第一钝化层318的中心。 然而，沟槽314的定位可在被暴露的半导体材料316的区域内偏移。

一旦蚀刻了沟槽314，就可利用活化气体来处理被暴露的半导体材料 316。活化气体可以包括氧、氮或它们的组合。活化气体可由等离子体活化， 并被输送至基板以使被暴露的半导体材料316暴露，其中活化气体可并入 到被暴露的半导体材料316的被露部分中。在将沟槽314蚀刻到第一钝化 层318中并且已执行了任何处理后，随后，将第二钝化层319形成在第一 钝化层318的表面以及沟槽314上方。第二钝化层319能以大体上与第一 钝化层318相同的方式来沉积。第二钝化层319由与第一钝化层318的钝 化材料不同的单独的钝化材料组成。在一个示例中，第一钝化层318由氮 化硅组成，并且第二钝化层319由氧化硅组成。在一个或多个实施例中， 沟槽314中沉积的材料与用于形成第二钝化层319的材料相同。第一钝化 层318或第二钝化层319可用p型掺杂物或n型掺杂物沉积或处理。

另外，第一钝化层318、第二钝化层319或它们的组合可由一个或多 个子层组成，使得第一钝化层318或第二钝化层319由多个子层(未示出) 组成。子层可由氧化硅或氮化硅组成，诸如，SiO_x、SiN、SiON或它们的 组合。第一钝化层318或第二钝化层319的诸子层可具有彼此不同的成分。 在第一钝化层318与第二钝化层319之间界面相接的子层应为具有不同于 彼此的成分。在一个示例中，第一钝化层318由单层SiN组成，并且第二 钝化层由三层组成，其中第一层是SiO，第二层是SiON，而第三层是SiO。 第二钝化层319的第一层形成与第一钝化层318相接的界面。设想了进一 步的置换形式，而不需要进一步专门陈述。

图3B描绘了沉积在被暴露的半导体材料316、源电极311以及漏电极 312上方的第一钝化层338。第一钝化层338可以与参考图3A所描述的钝 化层318基本上类似。在这个实施例中，钝化层338具有形成在其中的沟 槽334。沟槽插入物可使用参考图3A所描述的光刻掩模/蚀刻方法来形成。 该实施例中的沟槽334较宽，并且朝漏电极312偏移。在将沟槽334蚀刻 到第一钝化层338中后，随后，将第二钝化层339形成在第一钝化层338 的表面上方并且形成在沟槽334中。第二钝化层339可以与参考图3A所描 述的第二钝化层基本上类似。

图3C描绘了沉积在被暴露的半导体材料316、源电极311以及漏电极 312上方的第一钝化层358。第一钝化层358可以与参考图3A所描述的钝 化层318基本上类似。在这个实施例中，钝化层358具有形成在其中的两 个沟槽354。沟槽354形成在源电极311和漏电极312两者附近。在将沟槽 354蚀刻到第一钝化层358中后，随后，将第二钝化层359形成在第一钝化 层358的表面上方并且形成在沟槽354中。第二钝化层359可以与参考图 3A所描述的第二钝化层基本上类似。

人们相信上述沟槽改善了TFT的阈值电压(V_th)。V_th是在导电沟道 刚刚开始连接晶体管的源极触点和漏极触点以允许大量电流流过时的栅极 -源极电压的值。虽然最佳的情况是这个电压将会为零，但是大多数的现代 TFT并未达到最佳V_th。因此，即便在栅极不是正在接收电压时，许多现代 TFT可能在源电极与漏电极之间具有低稳定电流。人们相信，通过创建干 扰第一场的第二场，沟槽将使实际V_th偏移成更接近最佳V_th。

尽管上述内容针对本发明的实施例，但也可设计本发明的进一步实施 例而不背离本发明的基本范围，并且本发明的范围由所附权利要求书来确 定。