一种适用于宇航用SRAM型FPGA的抗单粒子瞬态加固寄存器

摘要

一种适用于宇航用SRAM型FPGA的抗单粒子瞬态加固寄存器，本发明的寄存器单元通过新型的延时单元对SET脉冲进行处理，使寄存器具有良好的抗SET能力。本发明的加固寄存器由内部数据与时钟产生电路、主锁存器、从锁存器输出缓冲级四个部分组成。内部数据与时钟产生电路使用与非门和或非门组成延时链对SET脉冲进行处理，主锁存器与从锁存器使用基于DICE结构的锁存器单元。本发明的加固寄存器利用DICE单元的固有特点，仅使用一个的延时链同时屏蔽时钟端CLK与数据端D上的SET脉冲。与以往的SET加固寄存器相比，本发明的延时单元更少，这使得加固寄存器整体面积小于传统加固方法。

说明书

技术领域

本发明涉及一种适用于宇航用SRAM型FPGA的抗单粒子瞬态加固寄存 器，属于抗单粒子瞬态加固寄存器电路的技术领域。

背景技术

宇航用SRAM型FPGA特别适合航天工程对宇航用器件的高可靠、多品种、 小批量的特色要求，广泛应用于航天工程中广泛应用于航天工程中。随着加 工工艺的进步，集成电路的密度、性能不断提高，FPGA中的寄存器单元在 空间应用中面临更加严重的可靠性问题：在空间恶劣环境中的单粒子翻转 (SEU)与单粒子瞬态(SET)等单粒子效应。为了消除、抑制或减轻单粒子 效应对系统功能的影响，单粒子加固技术已经成为研究热点，主要包括基于 用户设计的系统级加固技术和基于器件本身的设计加固技术。在器件加固方 面，双节点互锁存储单元(DualInterlockedstorageCEll,以下简称DICE) 结构的存储单元具有很好的SEU加固效果，但是DICE单元仍然会受到SET 的影响。

发明内容

本发明解决的技术问题为：克服现有技术不足，提供一种适用于宇航用 SRAM型FPGA的抗单粒子瞬态加固寄存器，通过对DICE单元进行SET加固， 使其具有更强的抗SET能力，从而缓解空间复杂环境下SRAM型FPGA的SET 问题。

本发明解决的技术方案为：一种适用于宇航用SRAM型FPGA的抗单粒子 瞬态加固寄存器，包括：内部数据与时钟产生电路(100)，主锁存器(200)， 从锁存器(300)，输出缓冲级(400)。

内部数据与时钟产生电路(100)包括：非门G101、非门G102、非门 G103、非门G104、非门G105、非门G106、非门G107、非门G108、非门G109、 与非门G121、与非门G122、或非门G141、或非门G142、异或门G161；主 锁存器(200)包括：PMOS管M201、PMOS管M202、PMOS管M203、PMOS管 M204、PMOS管M205、PMOS管M206、PMOS管M207、PMOS管M208、NMOS管 M221、NMOS管M222、NMOS管M223、NMOS管M224、NMOS管M225、NMOS管 M226、NMOS管M227、NMOS管M228；从锁存器(300)包括：PMOS管M301、 PMOS管M302、PMOS管M303、PMOS管M304、PMOS管M305、PMOS管M306、 PMOS管M307、PMOS管M308、NMOS管M321、NMOS管M322、NMOS管M323、 NMOS管M324、NMOS管M325、NMOS管M326、NMOS管M327、NMOS管M328； 输出缓冲级(400)包括：PMOS管M401、PMOS管M402，PMOS管M421、PMOS 管M422，非门G441。

首先对本发明抗单粒子瞬态加固寄存器的端口、内部信号与节点进行说 明，本发明抗单粒子瞬态加固寄存器具有：两个输入端(时钟端CLK、数据 端D),两个输出端(Q、QN)，四个内部时钟信号(CK1、CK1N，CK2，CK2N),两 个内部数据信号(D1、D2)，一个内部信号ERR。主锁存器具有4个存储节点 (D3、D3N、D4、D4N)；从锁存器具有4个存储节点(D5、D5N、D6、D6N)。

时钟端CLK作为非门G101的输入，输入时钟信号CLK，非门G101输出 内部时钟信号CK1N；内部时钟信号CK1N作为非门G102的输入，非门G102 输出内部时钟信号CK1；数据端D作为非门G103的输入，输入数据信号D， 非门G103输出内部数据信号D1；内部数据信号D1作为非门G104的输入， 非门G104的输出连接非门G105的输入，非门G105的输出作为非门G106的 输入，非门G106的输出作为非门G107的输入，非门G107输出内部数据信 号D2；内部数据信号D2作为异或门G161的一个输入，内部数据信号D1作 为异或门G161的另一个输入，异或门G161输出内部信号ERR；内部信号ERR 作为非门G108的输入，非门G108的输出作为与非门G121的一个输入和G122 的一个输入；与非门G121的一个输入连接非门G108的输出，内部时钟信号 CK1作为与非门G121的另一个输入，，与非门G121的输出作为或非门G141 的一个输入；ERR作为或非门G141的另一个输入，或非门G141的输出作为 与非门G122的另一个输入；与非门G122的输出作为或非门G142的一个输 入，内部信号ERR作为或非门G142的另一个输入，或非门G142的输出内部 时钟信号CK2；内部时钟信号CK2作为非门G109的输入，非门G109输出内 部时钟信号CK2N；

PMOS管M201的源极连接电源，PMOS管M201的漏极连接节点D3，PMOS 管M201的栅极连接节点D4N；NMOS管M221的源极连接地，NMOS管M221的 漏极连接节点D3，NMOS管M221的栅极连接节点D3N；PMOS管M202的源极 连接PMOS管M205的漏极，PMOS管M202的漏极连接节点D3N，PMOS管M202 的栅极连接节点D3；NMOS管M222的源极连接NMOS管M225的漏极，NMOS 管M222的漏极连接节点D3N，NMOS管M222的栅极连接节点D4；PMOS管M203 的源极连接电源，PMOS管M203的漏端连接节点D4，PMOS管M203的栅极连 接节点D3N；NMOS管M223的源极连接地，NMOS管M223的漏极连接节点D4， NMOS管M223的栅极连接节点D4N；PMOS管M204的源极连接PMOS管M206 的漏极，PMOS管M204的漏极连接节点D4N，PMOS管M204的栅极连接节点 D4；NMOS管M224的源极连接NMOS管M226的漏极，NMOS管M224的漏极连 接节点D4N，NMOS管M224的栅极连接节点D3；PMOS管M205的源极连接电 源，PMOS管M205的漏极连接PMOS管M202的源极，PMOS管M205的栅极连 接内部时钟信号CK1；NMOS管M225的源极连接地，NMOS管M225的漏极连 接NMOS管M222的源极，NMOS管M225的栅极连接内部时钟信号CK1N；PMOS 管M206的源极连接电源，PMOS管M206的漏极连接PMOS管M204的源极，PMOS 管M206的栅极连接内部时钟信号CK2；NMOS管M226的源极连接地，NMOS 管M226的漏极连接NMOS管M224的源极，NMOS管M226的栅极连接内部时 钟信号CK2N；PMOS管M207的源极连接节点D3N，PMOS管M207的漏极连接 内部数据信号D1，PMOS管M207的栅极连接内部时钟信号CK1N；NMOS管 M227的源极连接内部数据信号D1，NMOS管M227的漏极连接节点D3N，NMOS 管M227的栅极连接内部时钟信号CK1；PMOS管M208的源极连接节点D4N， PMOS管M208的漏极连接内部数据信号D2，PMOS管M208的栅极连接内部时 钟信号CK2N；NMOS管M228的源极连接内部数据信号D2，NMOS管M228的漏 极连接节点D4N，NMOS管M228的栅极连接内部时钟信号CK2。

PMOS管M301的源极连接电源，MOS管M301的漏端连接节点D5，MOS管 M301的栅极连接节点D6N；NMOS管M321的源极连接地，MOS管M301的漏极 连接节点D5，MOS管M301的栅极连接节点D5N；PMOS管M302的源极连接 PMOS管M305的漏极，PMOS管M302的漏极连接节点D5N，PMOS管M302的栅 极连接节点D5；NMOS管M322的源极连接NMOS管M325的漏极，NMOS管M322 的漏极连接节点D5N，NMOS管M322的栅极连接节点D6；PMOS管M303的源 极连接电源，PMOS管M303的漏端连接节点D6，PMOS管M303的栅极连接节 点D5N；NMOS管M323的源极连接地，NMOS管M323的漏极连接节点D6，NMOS 管M323的栅极连接节点D6N；PMOS管M304的源极连接PMOS管M306的漏极， PMOS管M304的漏极连接节点D6N，PMOS管M304的栅极连接节点D6；NMOS 管M324的源极连接NMOS管M326的漏极，NMOS管M324的漏极连接节点D6N， NMOS管M324的栅极连接节点D5；PMOS管M305的源极连接电源，PMOS管 M305的漏极连接PMOS管M302的源极，PMOS管M305的栅极连接内部时钟信 号CK1N；NMOS管M325的源极连接地，NMOS管M325的漏极连接NMOS管M322 的源极，NMOS管M325的栅极连接内部时钟信号CK1；PMOS管M306的源极 连接电源，PMOS管M306的漏极连接PMOS管M304的源极，PMOS管M306的 栅极连接内部时钟信号CK2N；NMOS管M326的源极连接地，NMOS管M326的 漏极连接NMOS管M324的源极，NMOS管M326的栅极连接内部时钟信号CK2； PMOS管M307的源极连接节点D5N，PMOS管M307的漏极连接节点D3，PMOS 管M307的栅极连接内部时钟信号CK1；NMOS管M327的源极连接节点D3， NMOS管M327的漏极连接节点D5N，NMOS管M327的栅极连接内部时钟信号 CK1N；PMOS管M308的源极连接节点D6N，PMOS管M308的漏极连接节点D4， PMOS管M308的栅极连接内部时钟信号CK2；NMOS管M328的源极连接节点 D4，NMOS管M328的漏极连接节点D6N，NMOS管M328的栅极连接内部时钟 信号CK2N；

PMOS管M401的源极连接电源，PMOS管M401的漏极连接PMOS管M402 的源极，PMOS管M401的栅极连接节点D6；NMOS管M421的源极连接地，NMOS 管M421的漏极连接NMOS管M422的源极，NMOS管M421的栅极连接节点 D6；PMOS管M402的源极连接PMOS管M401的漏极，PMOS管M402的漏极连接 抗单粒子瞬态加固寄存器的输出端Q，PMOS管M402的栅极连接节点D5；NMOS 管M422的源极连接NMOS管M421的漏极，NMOS管M422的漏极连接抗单粒 子瞬态加固寄存器的输出端Q，NMOS管M422的栅极连接节点D5；抗单粒子 瞬态加固寄存器的输出端Q作为非门G441的输入，非门G441的输出作为抗 单粒子瞬态加固寄存器的反相输出端QN。

本发明与现有技术相比的优点在于：

(1)本发明通过与非门和或非门组成的延时单元，同时对触发器数据 端D与时钟端CLK的屏蔽SET脉冲对DICE单元的影响。与传统的抗SET加 固方式相比，本发明使用的延时单元更少，使加固单元整体面积更小。

(2)可以根据实际应用自由选择延时单元的个数。当延时单元个数增 加时，本发明的加固寄存器单元具有更高的抗SET能力，但是工作速度会下 降；当延时单元个数减小时，本发明的加固寄存器单元工作速度上升，但是 抗SET能力会下降。

(3)本发明的抗SET方法可以拓展到其它任何种类的基于DICE单元的 其它锁存器结构中。

附图说明

图1为本发明的加固寄存器单元电路图；

图2为主锁存器正常工作时序图；

图3为数据端D发生SET时主锁存器时序图；

图4为时钟端CLK发生SET时主锁存器时序图；

图5为数据端D与时钟端CLK同时发生SET时主锁存器时序图。

具体实施方式

本发明的基本思路为：提出一种适用于宇航用SRAM型FPGA的抗单粒子 瞬态加固寄存器，本发明的寄存器单元通过新型的延时单元对SET脉冲进行 处理，使寄存器具有良好的抗SET能力。本发明的加固寄存器由内部数据与 时钟产生电路、主锁存器、从锁存器输出缓冲级四个部分组成。内部数据与 时钟产生电路使用与非门和或非门组成延时链对SET脉冲进行处理，主锁存 器与从锁存器使用基于DICE结构的锁存器单元。本发明的加固寄存器利用 DICE单元的固有特点，仅使用一个的延时链同时屏蔽时钟端CLK与数据端 D上的SET脉冲。与以往的SET加固寄存器相比，本发明的延时单元更少， 这使得加固寄存器整体面积小于传统加固方式。

下面结合附图和具体实施例对本发明做进一步详细描述。

SRAM型FPGA中使用的寄存器需要应对用户的各种需求，具有多种输入 控制信号，通过配置寄存器对各种功能进行控制。实际应用中，所有控制信 号与配置信息均体现在对核心寄存器电路的数据端与时钟端的控制上。本发 明的抗单粒子加固寄存器既应用于该场合，其特征在于包括：内部数据与时 钟产生电路(100)，主锁存器(200)，从锁存器(300)，输出缓冲级(400) 四个组成部分。连接关系如图1所示。

如图1所示，内部数据与时钟产生电路100包括：非门G101、非门G102、 非门G103、非门G104、非门G105、非门G106、非门G107、非门G108、非 门G109、与非门G121、与非门G122、或非门G141、或非门G142、异或门 G161；主锁存器200包括：PMOS管M201、PMOS管M202、PMOS管M203、PMOS 管M204、PMOS管M205、PMOS管M206、PMOS管M207、PMOS管M208、NMOS 管M221、NMOS管M222、NMOS管M223、NMOS管M224、NMOS管M225、NMOS 管M226、NMOS管M227、NMOS管M228；从锁存器300包括：PMOS管M301、 PMOS管M302、PMOS管M303、PMOS管M304、PMOS管M305、PMOS管M306、 PMOS管M307、PMOS管M308、NMOS管M321、NMOS管M322、NMOS管M323、 NMOS管M324、NMOS管M325、NMOS管M326、NMOS管M327、NMOS管M328； 输出缓冲级400包括：PMOS管M401、PMOS管M402，PMOS管M421、PMOS管 M422，非门G441。

首先对本发明抗单粒子瞬态加固寄存器的端口、内部信号与节点进行说 明，本发明抗单粒子瞬态加固寄存器具有：两个输入端(时钟端CLK、数据 端D),两个输出端(Q、QN)，四个内部时钟信号(CK1、CK1N，CK2，CK2N),两 个内部数据信号(D1、D2)，一个内部信号ERR。主锁存器具有4个存储节点 (D3、D3N、D4、D4N)；从锁存器具有4个存储节点(D5、D5N、D6、D6N)。

如图1所示，内部数据与时钟产生电路100中：时钟端CLK作为非门G101 的输入，输入时钟信号CLK，非门G101输出内部时钟信号CK1N；内部时钟 信号CK1N作为非门G102的输入，非门G102输出内部时钟信号CK1；数据 端D作为非门G103的输入，输入数据信号D，非门G103输出内部数据信号 D1；内部数据信号D1作为非门G104的输入，非门G104的输出连接非门G105 的输入，非门G105的输出作为非门G106的输入，非门G106的输出作为非 门G107的输入，非门G107输出内部数据信号D2；内部数据信号D2作为异 或门G161的一个输入，内部数据信号D1作为异或门G161的另一个输入， 异或门G161输出内部信号ERR；内部信号ERR作为非门G108的输入，非门 G108的输出作为与非门G121的一个输入和G122的一个输入；与非门G121 的一个输入连接非门G108的输出，内部时钟信号CK1作为与非门G121的另 一个输入，，与非门G121的输出作为或非门G141的一个输入；ERR作为或 非门G141的另一个输入，或非门G141的输出作为与非门G122的另一个输 入；与非门G122的输出作为或非门G142的一个输入，内部信号ERR作为或 非门G142的另一个输入，或非门G142的输出内部时钟信号CK2；内部时钟 信号CK2作为非门G109的输入，非门G109输出内部时钟信号CK2N；

如图1所示，主锁存器100中：PMOS管M201的源极连接电源，PMOS管 M201的漏极连接节点D3，PMOS管M201的栅极连接节点D4N；NMOS管M221 的源极连接地，NMOS管M221的漏极连接节点D3，NMOS管M221的栅极连接 节点D3N；PMOS管M202的源极连接PMOS管M205的漏极，PMOS管M202的 漏极连接节点D3N，PMOS管M202的栅极连接节点D3；NMOS管M222的源极 连接NMOS管M225的漏极，NMOS管M222的漏极连接节点D3N，NMOS管M222 的栅极连接节点D4；PMOS管M203的源极连接电源，PMOS管M203的漏端连 接节点D4，PMOS管M203的栅极连接节点D3N；NMOS管M223的源极连接地， NMOS管M223的漏极连接节点D4，NMOS管M223的栅极连接节点D4N；PMOS 管M204的源极连接PMOS管M206的漏极，PMOS管M204的漏极连接节点D4N， PMOS管M204的栅极连接节点D4；NMOS管M224的源极连接NMOS管M226的 漏极，NMOS管M224的漏极连接节点D4N，NMOS管M224的栅极连接节点D3； PMOS管M205的源极连接电源，PMOS管M205的漏极连接PMOS管M202的源 极，PMOS管M205的栅极连接内部时钟信号CK1；NMOS管M225的源极连接 地，NMOS管M225的漏极连接NMOS管M222的源极，NMOS管M225的栅极连 接内部时钟信号CK1N；PMOS管M206的源极连接电源，PMOS管M206的漏极 连接PMOS管M204的源极，PMOS管M206的栅极连接内部时钟信号CK2；NMOS 管M226的源极连接地，NMOS管M226的漏极连接NMOS管M224的源极，NMOS 管M226的栅极连接内部时钟信号CK2N；PMOS管M207的源极连接节点D3N， PMOS管M207的漏极连接内部数据信号D1，PMOS管M207的栅极连接内部 时钟信号CK1N；NMOS管M227的源极连接内部数据信号D1，NMOS管M227的 漏极连接节点D3N，NMOS管M227的栅极连接内部时钟信号CK1；PMOS管M208 的源极连接节点D4N，PMOS管M208的漏极连接内部数据信号D2，PMOS管 M208的栅极连接内部时钟信号CK2N；NMOS管M228的源极连接内部数据信 号D2，NMOS管M228的漏极连接节点D4N，NMOS管M228的栅极连接内部时 钟信号CK2。

如图1所示，从锁存器300中：PMOS管M301的源极连接电源，MOS管 M301的漏端连接节点D5，MOS管M301的栅极连接节点D6N；NMOS管M321 的源极连接地，MOS管M301的漏极连接节点D5，MOS管M301的栅极连接节 点D5N；PMOS管M302的源极连接PMOS管M305的漏极，PMOS管M302的漏 极连接节点D5N，PMOS管M302的栅极连接节点D5；NMOS管M322的源极连 接NMOS管M325的漏极，NMOS管M322的漏极连接节点D5N，NMOS管M322 的栅极连接节点D6；PMOS管M303的源极连接电源，PMOS管M303的漏端连 接节点D6，PMOS管M303的栅极连接节点D5N；NMOS管M323的源极连接地， NMOS管M323的漏极连接节点D6，NMOS管M323的栅极连接节点D6N；PMOS 管M304的源极连接PMOS管M306的漏极，PMOS管M304的漏极连接节点D6N， PMOS管M304的栅极连接节点D6；NMOS管M324的源极连接NMOS管M326的 漏极，NMOS管M324的漏极连接节点D6N，NMOS管M324的栅极连接节点D5； PMOS管M305的源极连接电源，PMOS管M305的漏极连接PMOS管M302的源 极，PMOS管M305的栅极连接内部时钟信号CK1N；NMOS管M325的源极连接 地，NMOS管M325的漏极连接NMOS管M322的源极，NMOS管M325的栅极连 接内部时钟信号CK1；PMOS管M306的源极连接电源，PMOS管M306的漏极 连接PMOS管M304的源极，PMOS管M306的栅极连接内部时钟信号CK2N；NMOS 管M326的源极连接地，NMOS管M326的漏极连接NMOS管M324的源极，NMOS 管M326的栅极连接内部时钟信号CK2；PMOS管M307的源极连接节点D5N， PMOS管M307的漏极连接节点D3，PMOS管M307的栅极连接内部时钟信号CK1； NMOS管M327的源极连接节点D3，NMOS管M327的漏极连接节点D5N，NMOS 管M327的栅极连接内部时钟信号CK1N；PMOS管M308的源极连接节点D6N， PMOS管M308的漏极连接节点D4，PMOS管M308的栅极连接内部时钟信号CK2； NMOS管M328的源极连接节点D4，NMOS管M328的漏极连接节点D6N，NMOS 管M328的栅极连接内部时钟信号CK2N；

如图1所示，输出缓冲级400中：PMOS管M401的源极连接电源，PMOS 管M401的漏极连接PMOS管M402的源极，PMOS管M401的栅极连接节点 D6；NMOS管M421的源极连接地，NMOS管M421的漏极连接NMOS管M422的源 极，NMOS管M421的栅极连接节点D6；PMOS管M402的源极连接PMOS管M401 的漏极，PMOS管M402的漏极连接抗单粒子瞬态加固寄存器的输出端Q，PMOS 管M402的栅极连接节点D5；NMOS管M422的源极连接NMOS管M421的漏极， NMOS管M422的漏极连接抗单粒子瞬态加固寄存器的输出端Q，NMOS管M422 的栅极连接节点D5；抗单粒子瞬态加固寄存器的输出端Q作为非门G441的 输入，非门G441的输出作为抗单粒子瞬态加固寄存器的反相输出端QN。

下面以主锁存器为例对本发明的寄存器的工作时序进行说明。

主锁存器200为基于DICE结构的锁存器单元，具有四个存储节点：D3、D3N、 D4、D4N。存储信息仅需要两个节点(例如D3、D3N)，另外两个存储节点(例 如D4、D4N)为冗余存储节点。由于这四个存储节点处于互锁状态，当某一个 存储节点存储的信息被改写时，其余三个存储节点会纠正该节点的信息，使其 与其余三个节点存储的信息保持一致；而当两个或更多节点的信息被改写时， 会导致所有四个存储节点的信息都被改写。

正常写入数据时时序如图2所示。假设某时刻数据端D由高平变为低电平， 随后内部数据信号D1由低电平变为高电平，由于非门G104、非门G105、非门 G106、非门G107的门延时，内部数据信号在一段时间内仍D2保持低电平。异 或门G161检测到内部数据信号D1与内部数据信号D2的差别，在内部信号ERR 上产生一个高电平脉冲。内部信号ERR为高电平时，由或非门G141、或非门G142、 与非门G121、与非门G122组成的延时链被锁定，内部时钟信号CK2被锁定为 低电平。即使此时时钟端CLK发生变化，由于内部时钟信号CK2被锁定为低电 平，无法将数据写入存储节点D3，无法完成数据写入过程。内部信号ERR变为 低电平后，内部时钟信号CK1的高电平状态顺序通过非门G121、或非门G141、 与非门G122、或非门G142使内部时钟信号CK2变为高电平。此时数据写入存 储节点D4，完成数据的写入过程。

数据端D上经历SET低电平脉冲时时序如图3所示，初始时锁存器处于写 入状态。当数据端D上发生低电平脉冲时，内部数据信号D1变为高电平但内部 数据信号D2由于会维持低电平。此时异或门G161检测到内部数据信号D1与内 部数据信号D2的差异，将内部信号ERR信号变为高电平，并通过或非门G142 使内部时钟信号CK2锁定为低电平。4个门延时(非门G104、非门G105、非门 G105、非门G107的门延时)后内部数据信号D2变为高电平，但由于此时内部时 钟信号CK2被锁定为低电平，无法改变主锁存器存储节点D4的信息，无法完成 数据的写入操作。当数据端D恢复为高电平后，内部数据信号D1与内部数据信 号D2陆续恢复为低电平，内部信号ERR信号随后变为低电平。经过与非门G121、 或非门G141、与非门G122、或非门G142的门延时后，内部时钟信号CK2变为 高电平，电路恢复到初始状态。

时钟端CLK上经历SET低电平脉冲时时序如图4所示。当时钟端CLK变为 低电平时，内部时钟信号CK1变为高电平。由于与非门G121、与非门G122、或 非门G141、或非门G142组成延时链，内部时钟信号CK2需要经过一段时间的 延时才可以改变状态，因此在内部时钟信号CK2上形成的是经过延时的高电平 脉冲。只要这段延时长于SET脉冲持续的时间，内部时钟信号CK2与内部时钟 信号CK1就不会同时处于高电平状态，无法完成写入操作。

数据端D与时钟端CLK上同时受SET脉冲影响时，时序波形如图5所示。 一方面内部时钟信号CK1到内部时钟信号CK2的延时大于SET脉冲的宽度，另 一方面内部信号ERR信号会将内部时钟信号CK2锁定为低电平。因此SET脉冲 无法触发写入操作，锁存器存储的数据被改写。

从上述时序分析看出，本发明的寄存器可以有效的抵抗SET。设计时需要 保证如下两点：

1.内部数据信号D1到内部数据信号D2的延时(既非门G104、非门G105、 非门G106、非门G107的延时和)必须大于内部数据信号D1到内部时钟信号CK2 的延时(异或门G161、或非门G142的延时和)。这可以保证内部数据信号D2的 错误数据不会在内部时钟信号CK2为高电平时写入到锁存器中。

2.内部时钟信号CK1到内部时钟信号CK2的延时(与非门G121、或非 门G141、与非门G122，或非门G142的延时和)大于最大SET脉冲宽度。这 可以保证内部时钟信号CK1、内部时钟信号CK2不会因同时被SET影响而变 成高电平，进而产生不正确的写入操作。

本发明未详细阐述部分属于本领域公知技术。