一种高速差分双模预分频率器

摘要

本发明属于射频通信芯片技术领域，用于数千兆(multi-GHz)频率综合的锁相环设计技术，尤其涉及一种高速差分双模预分频率器，本发明提出一种高速差分双模预分频率器，将触发器输入端的逻辑门与输入级的时钟使能反相器合并，并利用输入输出皆为反相关系的逻辑门转换规则。利用差分电路间的锁存器，将高速动态电路转化成同样高速的静稳态电路。本技术方案提供一种适合新深亚微米工艺的高速度、低功耗的双模预分频率器设计技术，有效满足了现在无线通信射频芯片中频率综合器和本地震荡器分频的设计要求。

说明书

技术领域

本发明属于射频通信芯片技术领域，可用于数千兆(multi-GHz) 频率综合的锁相环设计技术，尤其涉及一种高速差分双模预分频率 器。

背景技术

随着无线通信技术和半导体技术的日益进步，无线通信芯片的设计 要求也越来越高。高性能，低功耗，高集成度和低成本的趋势主导芯片 设计技术的演变。射频频率综合器(RFfrequencysynthesizer)用于基带 信号与射频信号之间转换的混频器(mixer)，是射频收发器(RF Transceiver)中的一个关键模块。而连接电压控制振荡器(VCO)的高速 双模预分频器(high-speeddual-modulusprescaler)依然是频率综合器的 速度瓶颈。双模预分频器用于锁相环(PLL)的闭环分频器或本地振荡器 (LO)信号的产生，等多个电路模块。

当今，已经研制出高速双模预分频器，第一种是基于标准的数字触 发器电路，其明显缺点是速度最低。第二种是基于差分的电流模式逻辑 (CML)，其速度较第一种在很大程度上有所提高，但其功耗很大。而且 随着半导体工艺尺寸的进一步缩小，晶体管的阈值电压并没有按照工作 电压的比例缩小，CML不再适合最新的深亚微米工艺。第三种是基于真 正的单相时钟(TSPC)动态逻辑，其速度比基于标准数字触发器的电路 快。但由于每个动态触发器都有最低的时钟频率要求，它不适合双模预 分频器。第四种是基于带时钟使能的反相器及与或逻辑门的动态电路， 其同样具有每个动态触发器都有最低的时钟频率要求的缺陷。

因此，设计出一种触发速度快、功耗低且适合双模预分频器的高 速差分双模预分频率器成为本领域技术人员面临的一大难题。

发明内容

鉴于上述问题，本发明提出一种高速差分双模预分频率器，在第 一级反向电路前添加逻辑门电路，或者在相邻两级反向电路之间添加 有逻辑门电路构成的反向电路，该技术方案具体为：

一种高速差分双模预分频率器，其中，所述高速差分双模预分 频率器包括：

第一级反向电路，包括第一带时钟使能与或门电路和第一带时 钟使能与非门电路；

第二级反向电路，包括第一带时钟使能反相器和第二带时钟使 能反相器，所述第一带时钟使能反相器的输入端与所述第一带时钟使 能与非门电路的输出端连接，所述第二带时钟使能反相器的输入端与 所述第一带时钟使能与或门电路的输出端连接；

第三级反向电路，包括一个第二带时钟使能与非门电路和一个 第二带时钟使能与或门电路，所述第二带时钟使能与非门电路的第一 输入端与所述第一带时钟使能反相器的输出端连接，所述第二带时钟 使能与或门电路的第一输入端与所述第二带时钟使能反相器的输出 端连接；

第四级反向电路，包括第三带时钟使能反相器和第四带时钟使 能反相器，所述第三带时钟使能反相器的输入端与所述第二带时钟使 能与非门的输出端连接，所述第四带时钟使能反相器的输入端与所述 第二带时钟使能与或门的输出端连接，以及

所述第一带时钟使能反相器的输出端与所述第一带时钟使能与 或门电路的第二输入端连接，所述第三带时钟使能反相器的输出端与 所述第一带时钟使能与或门电路的第二输入端连接，所述第二带时钟 使能反相器的输出端与所述第一带时钟使能与非门电路的第二输入 端连接，所述第四带时钟使能反相器的输出端与所述第一带时钟使能 与非门电路的第一输入端连接。

上述的高速差分双模预分频率器，其中，所述第一级反相电路 与所述第二级反相电路之间连接有一第一存储器电路，以确保所述第 一反相器的输入端和所述第二反相器的输入端输入的信号反向。

上述的高速差分双模预分频率器，其中，所述第二级反相电路 与所述第三级反相电路之间连接有一第二存储器电路，以确保所述第 二与非门电路的第一输入端和所述第二与或门电路的第一输入端输 入的信号反向。

上述的高速差分双模预分频率器，其中，所述第三级反相电路 与所述第四级反相电路之间连接有一第三存储器电路，以确保所述第 三反相器的输入端和所述第四反相器的输入端输入的信号反向。

上述的高速差分双模预分频率器，其中，所述第四级反相电路 与所述第一级反相电路之间连接有一第四存储器电路，以确保所述第 一与或门的第二输入端与所述第一与非门的第一输入端输入的信号 反向。

上述的高速差分双模预分频率器，其中，所述第一带时钟使能 与非门电路和/或第二带时钟使能与非门电路包括：

第一PMOS晶体管、第一NMOS晶体管，所述第一PMOS晶体 管的漏极与所述第一NMOS晶体管的漏极连接，所述第一PMOS晶 体管的栅极与所述第一NMOS晶体管的栅极连接，所述第一NMOS 晶体管的源极与第一参考电位连接；

第二PMOS晶体管，所述第二PMOS晶体管的漏极与所述第一 PMOS晶体管的源极连接，所述第二PMOS晶体管的源极与一第二 参考电位连接；

第二NMOS晶体管，所述第二NMOS晶体管的栅极与所述第二 PMOS晶体管的栅极连接，所述第二NMOS晶体管的源极与所述第 一参考电位连接，所述第二NMOS晶体管的漏极与所述第一NMOS 晶体管的漏极连接；

第三NMOS晶体管、第三PMOS晶体管，所述第三NMOS晶 体管的漏极与所述第三PMOS晶体管的漏极连接，所述第三NMOS 晶体管的源极与所述第三PMOS晶体管的源极连接，所述第三NMOS 晶体管的栅极接收第一时钟脉冲信号，所述第三PMOS晶体管的栅 极接收第二时钟脉冲信号；以及

所述第一NMOS晶体管的栅极为所述第一带时钟使能与非门电 路和/或第二带时钟使能与非门电路的第一输入端，所述第二NMOS 晶体管的栅极为所述第一带时钟使能与非门电路和/或第二带时钟使 能与非门电路的第二输入端。

上述的高速差分双模预分频率器，其中，所述第一带时钟使能 与或门电路和/或第二带时钟使能与或门电路包括：

第四NMOS晶体管、第四PMOS晶体管，所述第四NMOS晶 体管的漏极与所述第四PMOS晶体管的漏极连接，所述第四NMOS 晶体管的栅极与所述第四PMOS晶体管的栅极连接；

第五NMOS晶体管，所述第五NMOS晶体管的源极与一第一参 考电位连接，所述第五NMOS晶体管的漏极与所述第四NMOS晶体 管的源极连接；

第五PMOS晶体管，所述第五PMOS晶体管的漏极与所述第四 PMOS晶体管的漏极连接，所述第五PMOS晶体管的源极与一第二 参考电位连接，所述第五PMOS晶体管的栅极与所述第五NMOS晶 体管的栅极连接；

第六PMOS晶体管、第六NMOS晶体管，所述第六PMOS晶体 管的源极与所述第六NMOS晶体管的源极连接，所述第六PMOS晶 体管的漏极与所述第六NMOS晶体管的漏极连接，所述第六NMOS 晶体管的漏极与所述第四NMOS晶体管的漏极连接，所述第六NMOS 晶体管的栅极接收第三时钟脉冲信号，所述第六PMOS晶体管的栅 极接收第四时钟脉冲信号；以及

所述第四NMOS晶体管的栅极接收所述第一带时钟使能与非门 电路和/或第二带时钟使能与或门电路的第一输入端输入信号，所述 第五NMOS晶体管的栅极接收所述第一带时钟使能与非门电路和/或 第二带时钟使能与或门电路的第二输入端输入信号。

一种高速差分双模预分频率器，其中，所述高速差分双模预分 频率器包括：

第一级反向电路，包括第一带时钟使能与或门电路和第一带时 钟使能与非门电路；

第二级反向电路，包括第一带时钟使能反相器和第二带时钟使 能反相器，所述第一带时钟使能反相器的输入端与所述第一带时钟使 能与非门电路的输出端连接，所述第二带时钟使能反相器的输入端与 所述第一带时钟使能与或门电路的输出端连接；

第三级反向电路，包括第三带时钟使能反相器和第四带时钟使 能反相器，所述第三带时钟使能反相器的输入端与所述第二带时钟使 能与非门的输出端连接，所述第四带时钟使能反相器的输入端与所述 第二带时钟使能与或门的输出端连接；

第四级反向电路，包括第五带时钟使能反相器和第六带时钟使 能反相器，所述第五带时钟使能反相器的输入端与所述第三带时钟使 能与非门的输出端连接，所述第六带时钟使能反相器的输入端与所述 第四带时钟使能与或门的输出端连接；

逻辑门电路，包括或门电路和与门电路，所述第一带时钟使能 反相器的输出端与所述与门电路的第一输入端连接，所述第二带时钟 使能反相器的输出端与所述或门电路的第一输入端连接，以及

所述与门电路的输出端与所述第一带时钟使能与或门电路的第 一输入端连接，所述第五带时钟使能反相器的输出端与所述第一带时 钟使能与或门电路的第二输入端连接，所述或门电路的输出端与所述 第一带时钟使能与非门电路的第一输入端连接，所述第六带时钟使能 反相器的输出端与所述第一带时钟使能与非门电路的第二输入端连 接。

上述的高速差分双模预分频率器，其中，所述第一带时钟使能 与非门电路包括：

第一NMOS晶体管、第一PMOS晶体管，所述第一NMOS晶 体管的漏极与所述第一PMOS晶体管的漏极连接，所述第一NMOS 晶体管的栅极与所述第一PMOS晶体管的栅极连接；

第二NMOS晶体管，所述第二NMOS晶体管的源极连接第一参 考电位，所述第二NMOS晶体管的漏极与所述第一NMOS晶体管的 源极连接；

第二PMOS晶体管，所述第二PMOS晶体管的漏极与所述第一 PMOS晶体管的源极连接，所述第二PMOS晶体管的源极与一第二 参考电位连接；

第三NMOS晶体管，所述第二NMOS晶体管的源极与第一参考 电位连接，所述第三NMOS晶体管的栅极与所述第二PMOS晶体管 的栅极连接，所述第三NMOS晶体管的漏极与所述第一NMOS晶体 管的漏极连接；

第三PMOS晶体管，所述第三PMOS晶体管的源极与所述第一 PMOS晶体管的源极连接，所述第三PMOS晶体管的漏极与所述第 一PMOS晶体管的漏极连接，所述第三PMOS晶体管的栅极与所述 第二NMOS晶体管的栅极连接；

第四NMOS晶体管、第四PMOS晶体管，所述第四NMOS晶 体管的源极与所述第四PMOS晶体管的源极连接，所述第四NMOS 晶体管的漏极与所述第四PMOS晶体管的漏极连接，所述第四NMOS 晶体管的栅极输入一第一时钟脉冲信号，所述第四PMOS晶体管的 栅极输入第二时钟脉冲信号；以及

所述第一NMOS晶体管的栅极为所述第一带时钟使能与非门电 路第一输入端，所述第二NMOS晶体管的栅极为所述第一带时钟使 能与非门电路第二输入端，所述第三NMOS晶体管的栅极为所述第 一带时钟使能与非门电路第三输入端。

上述的高速差分双模预分频率器，其中，所述第一带时钟使能 与或门电路包括：

第五NMOS晶体管、第五PMOS晶体管，所述第五NMOS晶 体管的漏极与所述第五PMOS晶体管的漏极连接，所述第五NMOS 晶体管的栅极与所述第五PMOS晶体管的栅极连接；

第六NMOS晶体管，所述第六NMOS晶体管的源极与一第一参 考电位连接，所述第六NMOS晶体管的漏极与所述第五NMOS晶体 管的源极连接；

第六PMOS晶体管，所述第六PMOS晶体管的漏极与所述第五 NMOS晶体管的源极连接，所述第六PMOS晶体管的源极与一第二 参考电位连接；

第七NMOS晶体管，所述第七NMOS晶体管的源极与所述第六 PMOS晶体管的栅极连接，所述第七NMOS晶体管的漏极与所述第 五NMOS晶体管的漏极连接，所述第七NMOS晶体管的栅极与所述 第六PMOS晶体管的栅极连接；

第七PMOS晶体管，所述第七PMOS晶体管的源极与所述第六 PMOS晶体管的源极连接，所述第七PMOS晶体管的漏极与所述第 五PMOS晶体管的漏极连接，所述第七PMOS晶体管的栅极与所述 第六NMOS晶体管的栅极连接；

第八NMOS晶体管、第八PMOS晶体管，所述第八NMOS晶 体管的源极与所述第八PMOS晶体管的源极连接，所述第八NMOS 晶体管的漏极与所述第八PMOS晶体管的漏极连接，所述第八NMOS 晶体管的栅极输入第三时钟脉冲信号，所述第八PMOS晶体管的栅 极输入第四时钟脉冲信号；以及

所述第五NMOS晶体管的栅极为所述第一带时钟使能与或门电 路第一输入端，所述第六NMOS晶体管的栅极为所述第一带时钟使 能与或门电路第二输入端，所述第七NMOS晶体管的栅极为所述第 一带时钟使能与或门电路第三输入端。

上述技术方案具有如下优点或有益效果：

通过本技术方案，提供一种适合新深亚微米工艺的高速度、低功 耗的双模预分频率器设计技术，有效满足了现在无线通信射频芯片中 频率综合器和本地震荡器分频的设计要求。

附图说明

参考所附附图，以更加充分的描述本发明的实施例。然而，所附 附图仅用于说明和阐述，并不构成对本发明范围的限制。

图1是现有技术中的射频除2分频器的电路图；

图2是带时钟使能的反相器的电路图；

图3是传统的射频除4分频器的电路图；

图4是本发明一实施例中射频除2或3分频器的电路图；

图5a是本发明一实施例中带时钟使能的双端输入的与非门的电路 图；

图5b是本发明一实施例中带时钟使能的双端输入的或非门的电路 图；

图6是本发明一实施例中射频除3或4分频器的电路图；

图7a是本发明一实施例中带时钟使能的三端输入的与非门的电路 图；

图7b是本发明一实施例中带时钟使能的三端输入的或非门的电路 图；

图8是本发明一实施例中射频除4或5分频器的电路图。

具体实施方式

为了让具备本项发明所属领域常规知识的人员轻松实施本项发 明，参照下面所示的附图，对本项发明的实例进行详细说明。但，本 项发明可按照不同的形态实施，不仅仅局限于在此说明的实例。为了 更加明确地说明本项发明，省略了图纸中与说明无关的部分；而且， 在整个说明书中，向类似部分赋予类似的图纸符号。

在本项发明的整个说明书中，某一个部分与另一个部分的“连 接”，不仅包括“直接连接”，还包括通过其他元器件相连的“电气性连 接”。

在本项发明的整个说明书中，某一个部件位于另一个部件的“上 方”，不仅包括某一个部件与另一个部件相接处的状态，还包括两个 部件之间还设有另一个部件的状态。

在本项发明的整个说明书中，某个部分“包括”某个构成要素是 指，在没有特别禁止器材的前提下，并不是排除其他构成要素，而是 还能包括其他构成要素。

在本项发明的整个说明书中采用的程度用语“约”、“实质上”等， 如果提示有制造及物质容许误差，就表示相应数值或接近该数值；其 目的是，防止不良人员将涉及准确数值或绝对数值的公开内容用于不 当用途。在本项发明的整个说明书中使用的程度用语“～(中的)阶段” 或“～的阶段”，并不是“为了～的阶段”。

本说明书中的‘部件’是指，由硬件构成的单元(unit)、由软件构 成的单元、由软件和硬件构成的单元。

另外，一个单元可由两个以上的硬件构成或者两个以上的单元由 一个硬件构成。本说明书中，通过终端、装置或设备实施的操作或功 能，其中的一部分可利用与相应终端、装置或设备相连的服务器代替 实施。同样，通过服务器实施的操作或功能，其中的一部分也可以利 用与该服务器相连的终端、装置或设备代替实施。接下来，参照附图， 对本项发明的实例进行详细说明。

参见图1所示结构，现有技术中射频除2分频器的电路图，该射 频除2分频器主要包括两级反向电路，第一级反向电路包括带时钟使 能反相器12和带时钟使能反相器14，第二级反向电路包括带时钟使 能反相器11和带时钟使能反相器13，其中，第一级反向电路与第二 级反向电路之间连接有一存储电路，该存储电路由串联连接的反向器 17和反相器18构成，同时，在第二级电路到第一级电路直接的反馈 电路之间也设置有一由反相器16和反相器16构成的存储电路，其中 带时钟使能反相器11的输出信号又作为带时钟使能反相器14的输入 信号，带时钟使能反相器13的输出信号又作为带时钟使能反相器12 的输入信号。

参见图2所示结构，带时钟使能反相器包括NMOS晶体管21、 NMOS晶体管22、PMOS晶体管23、PMOS晶体管24，其中NMOS 晶体管21的漏极与NMOS晶体管22的源极连接，NMOS晶体管21 的源极与一第一电位VDD连接，NMOS晶体管22的栅极与PMOS 晶体管23的栅极连接，NMOS晶体管22的漏极与PMOS晶体管23 的漏极连接，作为带时钟使能反相器的输出端；PMOS晶体管23的 源极与PMOS晶体管24的漏极连接，PMOS晶体管24的源极与一 第二电位VSS连接，其中，NMOS晶体管21的栅极作为带时钟使能 反相器的CKB控制端，PMOS晶体管24的栅极作为带时钟使能反相 器的CK控制端。

参见图3所示，为现有技术中射频除4分频器的电路图，该射频 除4分频器包括四级反向电路，其中，第一级反向电路包括带时钟使 能反相器31和带时钟使能反相器39，第二级反向电路包括带时钟使 能反相器32和带时钟使能反相器37，第三级反向电路包括带时钟使 能反相器33和带时钟使能反相器36，第四级反向电路包括带时钟使 能反相器34和带时钟使能反相器35，其中，第一级反向电路和第二 级反向电路之间设置有一由反相器310和反相器311构成的存储电 路，第二级反向电路和第三级反向电路之间设置有一由反相器312和 反相器313构成的存储电路，第三级反向电路和第四级反向电路之间 设置有一由反相器314和反相器315构成的存储电路，第四级反向电 路和第一级反向电路之间设置有一由反相器316和反相器317构成的 存储电路，其中，带时钟使能反相器34的输出信号同时作为带时钟 使能反相器39的输入信号，带时钟使能反相器35的输出信号作为带 时钟使能反相器31的输入信号。

实施例一：

参见图4所示的结构，为本发明一实施例中射频除2/3分频器的电路 图，其包括第一级反向电路、第二级反向电路、第三级反向电路和第四 级反向电路，其中，第一级反向电路包括第一带时钟使能与非门电路413 和第一带时钟使能或非门电路49，第二级反相电路包括第一带时钟使能 反相器414和第二带时钟使能反相器410，其第一带时钟使能反相器414 的输入端与第一与非门电路413的输出端连接，第二带时钟使能反相器 410的输入端与第一带时钟使能或非门电路49的输出端连接；第三级反 向电路包括第二带时钟使能与非门电路415和第二带时钟使能或非门电 路411，且，第二带时钟使能与非门电路415的输入端与第一带时钟使能 反相器414的输出端连接，第二带时钟使能或非门电路411的输入端与第 二带时钟使能反相器410的输出端连接；第四级反向电路包括第三带时 钟使能反相器416和第四带时钟使能反相器412，且，第三带时钟使能反 相器416的输入端与第一带时钟使能或非门电路49的第二输入端②连 接，第一带时钟使能或非门电路49的第一输入端①与第一带时钟使能反 相器414的输出端连接；第二带时钟使能反相器410的输出端分别与第 二带时钟使能或非门电路510的第一输入端①和第一带时钟使能与非门 电路的第二输入端②连接，第六带时钟使能反相器412的输出端与第一 带时钟使能与非门电路413的第一输入端①连接，输入差分时钟为CK和 CKB，第一带时钟使能反相器和第二带时钟使能反相器输出分频后的差 分时钟分别为OUT和OUTB。分频模控制(ModeControl)也是差分信 号，MC和MCB。在这三例÷P/P+1的双模预分频器中，模控制MC为 低电平时，分频比为P；否则，分频比为P+1。比如在÷3/4分频器中， 当MC＝0(MCB＝1)时，分频比＝3；否则，分频比＝4。

具体实施例一：

分别于第一带时钟使能与非门电路的第一输入端和第二输入端 输入高电平信号“1”，则第一带时钟使能与非门电路的输出端输出低 电平信号“0”，则第一带时钟使能反相器414输出信号“1”，该信号“1” 在传输给第二带时钟使能与或门电路415的第一输入端①的同时也 传输给第一或非门电路49的第一输入端①，优选第二带时钟使能与 或门电路415的第二输入端输入信号“1”，则第二带时钟使能与或门 电路415输出信号“0”，该信号传输给第三带时钟使能反相器416的 输入端，则第三带时钟使能反相器416输出信号“0”，该信号“0”同时 又作为第一或非门电路49的第二输入端的输入信号，在第二带时钟 使能或非门电路的第二输入端②输入信号“1”则由第一带时钟使能或 非门电路49到第四带时钟使能反相器412以及到第一带时钟使能与 非门电路413的信号的传输原理与上述相同，为本领域技术人员公知 常识，在此不予赘述，有效控制输入信号以及第二带时钟使能与非门 电路415的第二输入端②输入的MCB信号以及第二带时钟使能或非门 电路411的第二输入端输入的MC信号，有效达到除3/4分频的目的。

其中，第一级反向电路和第二级反向电路之间连接有一由反相器 41和反相器42串联连接构成的存储电路，第二级反向电路和第三级 反向电路之间连接有一由反相器43和反相器44串联连接构成的存储 电路，第三级反向电路和第四级反向电路之间连接有一由反相器45 和反相器46串联连接构成的存储电路，第四级反向电路和第一级反 向电路之间连接有一由反相器47和反相器48串联连接构成的存储电 路，其中，第一带时钟使能反相器414的输出信号同时又作为第一或 非门电路49的第一输入端①的输入信号，第三带时钟使能反相器416 的输出信号同时又作为第一或非门电路49的第二输入端②的输入信 号，第二带时钟使能反相器410的输出信号同时又作为第一与非门电 路413的第一输入端①的输入信号，第四带时钟使能反相器412的输 出信号同时又作为第一与非门电路49的第二输入端②的输入信号。

参见图5a所示结构，为本实施例中的带时钟使能的双端输入的 与非门(包括第一带时钟使能与非门和第二带时钟使能与非门)的电 路图，该电路包括：

第一PMOS晶体管712、第一NMOS晶体管711，第一PMOS 晶体管712的漏极与第一NMOS晶体管711的漏极连接，第一PMOS 晶体管712的栅极与第一NMOS晶体管711的栅极连接，第一NMOS 晶体管712的源极与第一参考电位VDD连接；第二PMOS晶体管 713，第二PMOS晶体管713的漏极与第一PMOS晶体管712的源极 连接，第二PMOS晶体管713的源极与一第二参考电位VSS连接； 第二NMOS晶体管714，第二NMOS晶体管714的栅极与第二PMOS 晶体管713的栅极连接，第二NMOS晶体管714的源极与第一参考 电位VDD连接，第二NMOS晶体管714的漏极与第一NMOS晶体 管711的漏极连接；第三NMOS晶体管715、第三PMOS晶体管716， 第三NMOS晶体管715的漏极与第三PMOS晶体管716的漏极连接， 第三NMOS晶体管715的源极与第三PMOS晶体管716的源极连接， 第三NMOS晶体管715的栅极接收第一时钟脉冲信号CKB，第三 PMOS晶体管的栅极接收第二时钟脉冲信号CK；以及第一NMOS晶 体管的栅极为第一带时钟使能与非门电路和/或第二带时钟使能与非 门电路的第一输入端，例如，输入A信号，第二NMOS晶体管的栅 极为第一带时钟使能与非门电路和/或第二带时钟使能与非门电路的 第二输入端，例如，输入B信号。

参见图5b所示结构，为本实施例中带时钟使能的双端输入或非 门(包括第一带时钟使能或非门和第二带时钟使能或非门)的电路图， 该或非门电路包括：

第四NMOS晶体管722、第四PMOS晶体管723，所述第四NMOS 晶体管722的漏极与所述第四PMOS晶体管723的漏极连接，所述 第四NMOS晶体管722的栅极与所述第四PMOS晶体管723的栅极 连接；第五NMOS晶体管721，所述第五NMOS晶体管721的源极 与一第一参考电位VDD连接，所述第五NMOS晶体管721的漏极与 第四NMOS晶体管722的源极连接；第五PMOS晶体管724，所述 第五PMOS晶体管724的漏极与所述第四PMOS晶体管723的漏极 连接，所述第五PMOS晶体管724的源极与一第二参考电位VSS连 接，所述第五PMOS晶体管724的栅极与所述第五NMOS晶体管721 的栅极连接；第六PMOS晶体管726、第六NMOS晶体管725，所述 第六PMOS晶体管726的源极与所述第六NMOS晶体管725的源极 连接，所述第六PMOS晶体管726的漏极与所述第六NMOS晶体管 725的漏极连接，所述第六NMOS晶体管725的漏极与所述第四 NMOS晶体管722的漏极连接，所述第六NMOS晶体管725的栅极 接收第三时钟脉冲信号CKB，所述第六PMOS晶体管726的栅极接 收第四时钟脉冲信号CK；以及所述第四NMOS晶体管722的栅极接 收所述第一带时钟使能与非门电路和/或第二带时钟使能与或门电路 的第一输入端输入信号，l例如，A信号，所述第五NMOS晶体管的 栅极接收所述第一带时钟使能与非门电路和/或第二带时钟使能与或 门电路的第二输入端输入信号，例如，B信号。

实施例二：

参见图6所示结构，本发明提供一种分频器除3/4分频器电路， 该分频器电路包括逻辑门电路、第一级反相电路、第二级反向电路、 第三级反相电路和第四级反向电路，其中，逻辑门电路包括或门电路 517和与门电路50，第一级反向电流包括与非门电路516和或非门电 路59，第二级反向电流包括第一带时钟使能反相器515和第二带时 钟使能反相器510，第三级反向电流包括第三带时钟使能反相器514 和第四带时钟使能反相器511，第四级反向电流包括第五带时钟使能 反相器513和第六带时钟使能反相器512，其中，第一级反向电路和 第二级反向电路之间连接有一由反相器51和反相器52串联构成的存 储电路，第二级反向电路和第三级反向电路之间连接有一由反相器 53和反相器54串联构成的存储电路，第三级反向电路和第四级反向 电路之间连接有一由反相器55和反相器56串联构成的存储电路，第 四级反向电路和第一级反向电路之间连接有一由反相器57和反相器 58串联构成的存储电路，其中，第一带时钟使能反相器515的输出 信号又作为与门电路50的第一输入端的输入信号，与门电路50的输 出信号输出至第一带时钟使能或非门电路59的的第一输入端，第五 带时钟使能反相器513的输出信号又作为第一带时钟使能或非门电 路59的第二输入端的输入信号；第二带时钟使能反相器510的输出 信号又作为或门电路517的第一输入端的输入信号，或门电路517的 输出信号输出至第一带时钟使能与非门电路516的的第一输入端，第 六带时钟使能反相器512的输出信号又作为第一带时钟使能与非门 电路59的的第二输入端的输入信号。

与“实施例一”相同的是，实施例二中某一级反向电路与下一级反 向电路以及最后一级反向电路与第一级反向电路之间设置有一由两 个反相器构成的存储电路，与实施例一中连接方式以及反相器的构成 相同，在此不予赘述。

参见图7a所示结构，本实施例中的带时钟使能的与非门的电路 图，其中该带时钟使能的与非门为三端输入与非门，该与非门包括：

第一NMOS晶体管812、第一PMOS晶体管813，所述第一NMOS 晶体管812的漏极与所述第一PMOS晶体管813的漏极连接，所述 第一NMOS晶体管812的栅极与所述第一PMOS晶体管813的栅极 连接；

第二NMOS晶体管811，所述第二NMOS晶体管811的源极连 接第一参考电位VDD，所述第二NMOS晶体管811的漏极与所述第 一NMOS晶体管812的源极连接；

第二PMOS晶体管814，所述第二PMOS晶体管814的漏极与 所述第一PMOS晶体管813的源极连接，所述第二PMOS晶体管814 的源极与一第二参考电位VSS连接；

第三NMOS晶体管815，所述第三NMOS晶体管815的源极与 第一参考电位VDD连接，所述第三NMOS晶体管815的栅极与所述 第二PMOS晶体管814的栅极连接，所述第三NMOS晶体管815的 漏极与所述第一NMOS晶体管812的漏极连接；

第三PMOS晶体管816，所述第三PMOS晶体管816的源极与 所述第一PMOS晶体管813的源极连接，所述第三PMOS晶体管816 的漏极与所述第一PMOS晶体管813的漏极连接，所述第三PMOS 晶体管816的栅极与所述第二NMOS晶体管811的栅极连接；

第四NMOS晶体管817、第四PMOS晶体管818，所述第四NMOS 晶体管817的源极与所述第四PMOS晶体管818的源极连接，所述 第四NMOS晶体管817的漏极与所述第四PMOS晶体管818的漏极 连接，所述第四NMOS晶体管817的栅极输入一第一时钟脉冲信号 CKB，所述第四PMOS晶体管818的栅极输入第二时钟脉冲信号CK； 以及

所述第一NMOS晶体管812的栅极为所述第一带时钟使能与非 门电路的第一输入端，优选但不仅限于，输入A信号，所述第二NMOS 晶体管811的栅极为所述第一带时钟使能与非门电路的第二输入端， 优选但不仅限于，输入B信号，所述第三NMOS晶体管的栅极为所 述第一带时钟使能与非门电路的第三输入端，优选但不仅限于，输入 C信号。

参见图7b所示结构，为本实施例中带时钟使能的或非门的电路 图，该带时钟使能的或非门电路为三端输入或非门电路，该三端输入 或非门电路包括：

第五NMOS晶体管822、第五PMOS晶体管823，所述第五NMOS 晶体管822的漏极与所述第五PMOS晶体管823的漏极连接，所述 第五NMOS晶体管822的栅极与所述第五PMOS晶体管823的栅极 连接；

第六NMOS晶体管821，所述第六NMOS晶体管821的源极与 一第一参考电位VDD连接，所述第六NMOS晶体管821的漏极与所 述第五NMOS晶体管822的源极连接；

第六PMOS晶体管824，所述第六PMOS晶体管824的漏极与 所述第五NMOS晶体管823的源极连接，所述第六PMOS晶体管824 的源极与一第二参考电位VSS连接；

第七NMOS晶体管825，所述第七NMOS晶体管825的源极与 所述第六PMOS晶体管824的栅极连接，所述第七NMOS晶体管825 的漏极与所述第五NMOS晶体管823的漏极连接，所述第七NMOS 晶体管825的栅极与所述第六PMOS晶体管824的栅极连接；

第七PMOS晶体管826，所述第七PMOS晶体管826的源极与 所述第六PMOS晶体管824的源极连接，所述第七PMOS晶体管826 的漏极与所述第五PMOS晶体管823的漏极连接，所述第七PMOS 晶体管826的栅极与所述第六NMOS晶体管821的栅极连接；

第八NMOS晶体管827、第八PMOS晶体管828，所述第八NMOS 晶体管827的源极与所述第八PMOS晶体管828的源极连接，所述 第八NMOS晶体管827的漏极与所述第八PMOS晶体管828的漏极 连接，所述第八NMOS晶体管827的栅极输入第三时钟脉冲信号 CKB，所述第八PMOS晶体管828的栅极输入第四时钟脉冲信号CK； 以及

所述第五NMOS晶体管821的栅极为所述第一带时钟使能与或 门电路第一输入端，优选但不仅限于，输入A信号，所述第六NMOS 晶体管的栅极为所述第一带时钟使能与或门电路第二输入端，优选但 不仅限于，输入B信号，所述第七NMOS晶体管的栅极为所述第一 带时钟使能与或门电路第三输入端,优选但不仅限于，输入C信号。 其中，A、B、C信号为逻辑信号“1”或者“0”。

关于实施例二的具体实施例，信号传输的原理与具体实施例一 的逻辑原理相同，在此不予赘述。

实施例三：

参见图8所示结构，为射频除4/5分频器的电路图，该射频除 4/5分频器包括第一级反向电路、第二级反向电路、第三级反向电路、 第四级反向电路、第五级反向电路和第六级反向电路，第一级反向电 路由第一带时钟使能与非门电路619和第二带时钟使能或非门电路 61组成，第二级反向电路由第一带时钟使能反相器620和第二带时 钟使能反相器62构成，第三级反向电路由第三带时钟使能反相器621 和第四带时钟使能反相器63构成，第四级反向电路由第五带时钟使 能反相器622和第六带时钟使能反相器64构成，第五级反向电路由 第二带时钟使能与非门电路623和第二带时钟使能或非门电路65， 第六级反向电路由第七带时钟使能反相器624和第八带时钟使能反 相器66构成，其中，第二级反向电路中的第一带始终使能反相器620 的输出信号又作为第一级反向电路中的或非门电路61的第一输入端 ①的输入信号，第八带时钟使能反相器624的输出信号又作为第一级 反向电路中的或非门电路61的第二输入端②的输入信号；第二带时 钟使能反向电路62的输出信号又作为第一带时钟智能与非门电路 619的第二输入端②的输入信号，第八带时钟使能反向电路66的输 出信号又作为第一带时钟智能与非门电路619的第一输入端①的输 入信号，与实施例一相同的是，每一级反向电路与与该级反向电路连 接的反向电路之间设置有存储电路，该存储电路由两个反相器连接而 成，此种连接，与实施例一相同，一级反向电路的输出信号在作为另 外一反向电路中的输入信号时，该一级反向电路的输出端与另外一级 反向电路的输入端连接，在此不予赘述。

关于实施例三的具体实施例，信号传输的原理与具体实施例二 的逻辑原理相同，在此不予赘述。

综上所述，本发明提出一种高速差分双模预分频率器，在第一级 反向电路前添加逻辑门电路，或者在相邻两级反向电路之间添加有逻 辑门电路构成的反向电路，本技术方案提供一种适合新深亚微米工艺 的高速度、低功耗的双模预分频率器设计技术，有效满足了现在无线 通信射频芯片中频率综合器和本地震荡器分频的设计要求。

前面所述的本项发明相关说明只限于某一个实例；只要是具备本 项发明所属技术领域的常规知识，在无需变更本项发明技术性思想或 者必要特点，就能将本项发明变更为其他形态。因此，前面所述的实 例涵盖本项发明的任何一种实施形态，并不仅仅局限于本说明书中的 形态。例如，定义为单一型的各构成要素可分散实施；同样，定义为 分散的构成要素，也能以结合形态实施。

本项发明的范畴并不局限于上述详细说明，可涵盖后面所述的专 利申请范围；从专利申请范围的定义、范围以及同等概念中导出的所 有变更或者变更形态均包括在本项发明的范畴内。