覆晶芯片失效分析方法及电性定位中检测样品的制备方法

摘要

本发明公开了一种覆晶芯片失效分析方法及电性定位中检测样品的制备方法，所述制备方法包括：提供待测的覆晶芯片，包括封装基底与制备于封装基底上的裸片，裸片的外部覆盖有塑封体，裸片与封装基底之间连接有金凸块，封装基底的底部焊接有锡球；研磨裸片外部的塑封体直至裸露出裸片的晶背；将裸片的背面结合到一玻璃基板上，玻璃基板上设有导电片；用封装绑线将玻璃基板上的导电片与封装基底底部的锡球电性连接，以得到检测样品。本发明覆晶芯片失效分析检测样品的制备方法，通过研磨掉裸片的背面的塑封体，再将裸片的背面结合在玻璃基板上进行失效分析，不必腐蚀塑封体以及分离封装基底与裸片，从而避免了取裸片的过程中金凸块被腐蚀的可能性。

说明书

技术领域

本发明涉及半导体技术领域，尤其是指一种覆晶芯片失效分析方法及电性定位中检测样品的制备方法。

背景技术

由于半导体工艺的飞速发展，国内外高阶28nm甚至更小工艺的芯片已广泛推广应用。一般的封装形式已经不能满足芯片传输速率的要求，倒封装技术的出现解决了这一问题。目前倒封装的芯片已经广泛的应用在各个领域，且未来C4封装等先进封装将成为主流。

因倒封装芯片的金属层数通常比较多，且正面有锡球存在。故通常亮点可能会被金属和锡球挡住，从而无法准确的定位到异常的亮点。结合图1～图3所示，图1～图3是现有技术中覆晶芯片失效分析电性定位中检测样品的制备方法的步骤分解图。如图1所示，芯片90包括封装基底(Substrate)91与制备于封装基底91上的裸片(die)92，裸片92的外部覆盖有塑封体93，裸片92与基底91之间连接有金凸块(bump)94，封装基底91的底部设有锡球95。如图2所示，目前的方法为：先用研磨法研磨掉锡球95和2/3的封装基底91，再用酸溶液去掉92外部的塑封体93和将裸片92与1/3的封装基底91分离，将芯片90取裸片92，然后将裸片92的背面通过透明的胶体(红胶)黏贴在透明的玻璃基板96上，最后通过封装绑线97连接玻璃基板96上的导电片98以及裸片92上的金凸块94，从裸片的背面进行电性的亮点定位，根据异常点进行后续的物理去层失效分析，但是此方法的缺点为取裸片的过程中金凸块有可能会被酸过腐蚀从而导致无法通过封装再绑线出来，进而影响后续的电性亮点定位失效分析。

发明内容

有鉴于上述问题，本发明提供了一种覆晶芯片失效分析电性定位中检测样品的制备方法，包括：

提供待测的覆晶芯片，所述覆晶芯片包括封装基底与制备于所述封装基底上的裸片，所述裸片的外部覆盖有塑封体，所述裸片与所述封装基底之间连接有金凸块，所述封装基底的底部焊接有锡球；

研磨所述裸片外部的所述塑封体直至裸露出所述裸片的晶背；

将所述裸片的背面结合到一玻璃基板上，所述玻璃基板上设有导电片；

用封装绑线将所述玻璃基板上的导电片与所述封装基底底部的锡球电性连接，以得到检测样品。

本发明覆晶芯片失效分析电性定位中检测样品的制备方法，通过研磨掉裸片的背面的塑封体，再将裸片的背面结合在玻璃基板上得到检测样品以供进行电性亮点定位失效分析，不必腐蚀塑封体以及分离封装基底与裸片，从而避免了取裸片的过程中金凸块被腐蚀的可能性。

本发明覆晶芯片失效分析电性定位中检测样品的制备方法的进一步改进在于，研磨所述塑封体直至裸露出所述裸片的晶背，包括：

对所述塑封体进行粗磨，研磨掉所述裸片外部的所述塑封体的三分之二部分；

对所述塑封体进行细磨，研磨所述塑封体剩下的三分之一部分直至裸露出所述裸片的晶背；

对所述裸片的晶背进行抛光。

本发明覆晶芯片失效分析电性定位中检测样品的制备方法的进一步改进在于，对所述塑封体进行粗磨时，采用P800砂纸研磨掉所述裸片外部的所述塑封体的三分之二部分。

本发明覆晶芯片失效分析电性定位中检测样品的制备方法的进一步改进在于，对所述塑封体进行细磨时，采用P1200砂纸研磨所述塑封体剩下的三分之一部分直至裸露出所述裸片的晶背。

本发明覆晶芯片失效分析电性定位中检测样品的制备方法的进一步改进在于，采用P4000砂纸对所述裸片的晶背进行抛光。

本发明还提供了一种覆晶芯片失效分析方法，包括：

制作用于进行失效分析的检测样品；

从所述检测样品的背面进行亮点定位；

在所述检测样品上确定待进行物理去层的关注区域，采用物理去层法，根据亮点定位中出现的异常点对所述关注区域内的所述检测样品进行物理去层分析；

其中，制作用于进行失效分析的检测样品，进一步包括：

提供待测的覆晶芯片，所述覆晶芯片包括封装基底与制备于所述封装基底上的裸片，所述裸片的外部覆盖有塑封体，所述裸片与所述封装基底之间连接有金凸块，所述封装基底的底部焊接有锡球；

研磨所述裸片外部的所述塑封体直至裸露出所述裸片的晶背；

将所述裸片的背面结合到一玻璃基板上，所述玻璃基板上设有导电片；

用封装绑线将所述玻璃基板上的导电片与所述封装基底底部的锡球电性连接，以得到检测样品。

本发明的覆晶芯片失效分析方法，制作检测样品时，通过研磨掉裸片的背面的塑封体，再将裸片的背面结合在玻璃基板上得到检测样品以供进行电性亮点定位失效分析，不必腐蚀塑封体以及分离封装基底与裸片，从而避免了取裸片的过程中金凸块被腐蚀的可能性。

本发明覆晶芯片失效分析方法的进一步改进在于，所述裸片包括自下而上制备于衬底上的第一金属层、第二金属层、……、第N-2金属层、第N-1金属层以及第N金属层，其中，8≤N≤10；

所述物理去层法，包括：自上而下依次刻蚀所述第N金属层、所述第N-1金属层、所述第N-2金属层、……、所述第二金属层以及所述第一金属层；

其中，刻蚀所述第N-1金属层，包括：

采用BOE刻蚀剂刻蚀所述关注区域内的所述第N-1金属层上的氧化层2分钟；

采用反应离子刻蚀法刻蚀所述第N-1金属层上的氧化层30秒至所述关注区域内的所述第N-1金属层露出金属铜；

研磨所述金属铜至所述关注区域内的所述第N-1金属层完全去除。

本发明覆晶芯片失效分析方法的进一步改进在于，刻蚀所述第N金属层，包括：

采用反应离子刻蚀法刻蚀所述第N金属层上的钝化层至所述关注区域内的所述第N金属层露出金属铝；

采用第一刻蚀剂刻蚀所述金属铝至所述关注区域内的所述第N金属层完全去除。

本发明覆晶芯片失效分析方法的进一步改进在于，刻蚀所述第N-2金属层，包括：

采用BOE刻蚀剂刻蚀所述关注区域内的所述第N-2金属层上的氧化层1分钟；

采用反应离子刻蚀法刻蚀所述第N-2金属层上的氧化层15秒至所述关注区域内的所述第N-2金属层露出金属铜；

研磨所述金属铜至所述关注区域内的所述第N-2金属层完全去除。

本发明覆晶芯片失效分析方法的进一步改进在于，所述第一金属层下方制备有氮化钽层，刻蚀所述第一金属层，包括：

采用第二刻蚀剂刻蚀所述第一金属层至所述关注区域内的所述第一金属层下方的氮化坦层露出；

研磨所述第一金属层下方的氮化坦层至所述关注区域内的所述第一金属层下方的氮化坦层完全去除。

附图说明

图1～图3是现有技术中覆晶芯片失效分析电性定位中检测样品的制备方法的步骤分解图。

图4是本发明覆晶芯片失效分析电性定位中检测样品的制备方法的流程图。

图5～图7是本发明覆晶芯片失效分析电性定位中检测样品的制备方法的步骤分解图。

图8是本发明覆晶芯片失效分析电性定位中检测样品的制备方法中研磨掉裸片的背面的塑封体的流程图。

图9是本发明覆晶芯片失效分析方法的流程图。

图10是本发明覆晶芯片失效分析方法中的物理去层法中刻蚀第N金属层的具体流程图。

图11是本发明覆晶芯片失效分析方法中的物理去层法中刻蚀第N-1金属层的具体流程图。

图12是本发明覆晶芯片失效分析方法中的物理去层法中刻蚀第N-2金属层的具体流程图。

图13是本发明覆晶芯片失效分析方法中的物理去层法中刻蚀第一金属层的具体流程图。

图14～图16是本发明覆晶芯片失效分析方法的较佳实施例中物理去层法刻蚀第十金属层至第八金属层的步骤分解图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

配合参看图4～图7所示，图4是覆晶芯片失效分析电性定位中检测样品的制备方法的流程图。图5～图7是本发明覆晶芯片失效分析电性定位中检测样品的制备方法的步骤分解图。本发明覆晶芯片失效分析检测样品的制备方法，包括：

步骤S101：结合图5所示，提供待测的覆晶芯片10，覆晶芯片10包括封装基底11与制备于封装基底11上的裸片12，裸片12的外部覆盖有塑封体13，裸片12与封装基底11之间连接有金凸块14，封装基底11的底部焊接有锡球15。封装基底11优选为PCB板。

步骤S102：结合图6所示，研磨裸片12外部的塑封体13直至裸露出裸片12的晶背。

步骤S103：结合图7所示，将裸片12的背面结合到一玻璃基板16上，玻璃基板16上设有导电片17。玻璃基板16优选为PCB板。其中，裸片12是通过一种特殊的透明胶体(红胶)涂抹在裸片12的背面，黏贴到透明的玻璃基板16上，从而与玻璃基板16结合的。

步骤S104：用封装绑线18将玻璃基板16上的导电片17与封装基底11底部的锡球15电性连接，以得到检测样品。

配合参阅图8所示，图8是覆晶芯片失效分析电性定位中检测样品的制备方法中研磨掉裸片的背面的塑封体的流程图。具体地，在上述步骤S102中，研磨裸片12外部的塑封体13直至裸露出裸片12的晶背，包括：

步骤S201：对塑封体13进行粗磨，研磨掉裸片12外部的塑封体13的三分之二部分。优选地，采用P800砂纸研磨掉裸片12外部的塑封体13的三分之二部分。

步骤S202：对塑封体13进行细磨，研磨塑封体13剩下的三分之一部分直至裸露出裸片12的晶背。优选地，采用P1200砂纸研磨塑封体13剩下的三分之一部分直至裸露出裸片12的晶背。

步骤S203：对裸片12的晶背进行抛光。优选地，采用P4000砂纸对裸片12的晶背进行抛光。

本发明覆晶芯片失效分析电性定位中检测样品的制备方法，通过研磨掉裸片的背面的塑封体，再将裸片的背面结合在玻璃基板上得到检测样品以供进行电性亮点定位失效分析，不必腐蚀塑封体以及分离封装基底与裸片，从而避免了取裸片的过程中金凸块被腐蚀的可能性。

参阅图9所示，图9是本发明覆晶芯片失效分析方法的流程图。本发明覆晶芯片失效分析方法，包括：

步骤S301：制作用于进行失效分析的检测样品。

步骤S301：从所述检测样品的背面进行亮点定位。

步骤S301：在所述检测样品上确定待进行物理去层的关注区域，采用物理去层法，根据亮点定位中出现的异常点对所述关注区域内的所述检测样品进行物理去层分析。

其中，制作用于进行失效分析的检测样品，进一步包括：

步骤1：提供待测的覆晶芯片，所述覆晶芯片包括封装基底与制备于所述封装基底上的裸片，所述裸片的外部覆盖有塑封体，所述裸片与所述封装基底之间连接有金凸块，所述封装基底的底部焊接有锡球。封装基底优选为PCB板。

步骤2：研磨所述裸片外部的所述塑封体直至裸露出所述裸片的晶背。

步骤3：将所述裸片的背面结合到一玻璃基板上，所述玻璃基板上设有导电片。玻璃基板优选为PCB板。其中，所述裸片是通过一种特殊的透明胶体(红胶)涂抹在所述裸片的背面，黏贴到透明的玻璃基板上，从而与所述玻璃基板结合的。

步骤4：用封装绑线将所述玻璃基板上的导电片与所述封装基底底部的锡球电性连接，以得到检测样品。

在上述步骤2中，研磨所述裸片外部的所述塑封体直至裸露出所述裸片的晶背，包括：

步骤21：对所述塑封体进行粗磨，研磨掉所述裸片外部的所述塑封体的三分之二部分。优选地，采用P800砂纸研磨掉所述裸片外部的所述塑封体的三分之二部分。

步骤22：对所述塑封体进行细磨，研磨所述塑封体剩下的三分之一部分直至裸露出所述裸片的晶背。优选地，采用P1200砂纸研磨所述塑封体剩下的三分之一部分直至裸露出所述裸片的晶背。

步骤23：对所述裸片的晶背进行抛光。优选地，采用P4000砂纸对所述裸片的晶背进行抛光。

本发明的覆晶芯片失效分析方法，制作检测样品时，通过研磨掉裸片的背面的塑封体，再将裸片的背面结合在玻璃基板上得到检测样品以供进行电性亮点定位失效分析，不必腐蚀塑封体以及分离封装基底与裸片，从而避免了取裸片的过程中金凸块被腐蚀的可能性。

进一步地，所述裸片包括自下而上制备于衬底上的第一金属层、第二金属层、……、第N-2金属层、第N-1金属层以及第N金属层，其中，8≤N≤10；所述物理去层法，包括：自上而下依次刻蚀所述第N金属层、所述第N-1金属层、所述第N-2金属层、……、所述第二金属层以及所述第一金属层；

配合参阅图10所示，图10是本发明覆晶芯片失效分析方法中的物理去层法中刻蚀第N金属层的具体流程图。其中，刻蚀所述第N金属层，包括：

步骤S401：采用反应离子刻蚀法刻蚀所述第N金属层上的钝化层至所述关注区域内的所述第N金属层露出金属铝。优选地，采用反应离子刻蚀法刻蚀所述第N金属层上的钝化层至所述关注区域内的所述第N金属层露出金属铜的刻蚀时间为3分钟。

步骤S402：采用第一刻蚀剂刻蚀所述金属铝至所述关注区域内的所述第N金属层完全去除。优选地，所述第一刻蚀剂为氢氧化钠溶液。

配合参阅图11所示，图11是本发明覆晶芯片失效分析方法中的物理去层法中刻蚀第N-1金属层的具体流程图。其中，刻蚀所述第N-1金属层，包括：

步骤S501：采用BOE刻蚀剂以第一刻蚀时间刻蚀所述关注区域内的所述第N-1金属层上的氧化层。其中，BOE(BufferedOxideEtch)刻蚀剂即是HF溶液与NH₄F溶液依不同比例混合而成。

步骤S502：采用反应离子刻蚀法以第二刻蚀时间刻蚀所述第N-1金属层上的氧化层至所述关注区域内的所述第N-1金属层露出金属铜。优选地，所述第N-1金属层上的氧化层的厚度是600nm～700nm，所述第一刻蚀时间为2分钟，所述第二刻蚀时间为30秒。

步骤S503：研磨所述金属铜至所述关注区域内的所述第N-1金属层完全去除。

配合参阅图12所示，图12是本发明覆晶芯片失效分析方法中的物理去层法中刻蚀第N-2金属层的具体流程图。其中，刻蚀所述第N-2金属层，包括：

步骤S601：采用BOE刻蚀剂以第三刻蚀时间刻蚀所述关注区域内的所述第N-2金属层上的氧化层。

步骤S602：采用反应离子刻蚀法以第四刻蚀时间刻蚀所述第N-2金属层上的氧化层至所述关注区域内的所述第N-2金属层露出金属铜。优选地，所述第N-2金属层上的氧化层的厚度是400nm～500nm，所述第三刻蚀时间为1分钟，所述第四刻蚀时间为15秒。

步骤S603：研磨所述金属铜至所述关注区域内的所述第N-2金属层完全去除。

配合参阅图13所示，图13是本发明覆晶芯片失效分析方法中的物理去层法中刻蚀第一金属层的具体流程图。其中，所述第一金属层下方制备有氮化钽层，刻蚀所述第一金属层，包括：

步骤S701：采用第二刻蚀剂刻蚀所述第一金属层至所述关注区域内的所述第一金属层下方的氮化坦层露出。优选地，所述第二刻蚀剂为稀硝酸溶液。

步骤S702：研磨所述第一金属层下方的氮化坦层至所述关注区域内的所述第一金属层下方的氮化坦层完全去除。

特别地，其他各层金属层均采用研磨法去除即可。优选地，各层金属层的上方与下方均制备有氮化钽层和氧化层，各层金属层的上方的氮化钽层可以通过反应离子刻蚀法进行去除，各层金属层的下方的氮化钽层可以通过研磨法进行去除。

本发明覆晶芯片失效分析方法中的物理去层法，由于覆晶芯片制程的每一层氧化层和金属层都比较薄的原因，因此本发明在采用反应离子刻蚀法进行刻蚀之前，先采用BOE刻蚀剂刻蚀掉一部分氧化层，进而减少采用反应离子刻蚀法(即干法刻蚀)进行刻蚀的时间，可以控制使覆晶芯片的关注区域平整，而且不容易破坏到下一层的金属。

以下通过本发明的一个较佳实施例，对本发明覆晶芯片失效分析方法中的物理去层法进行详细的介绍。在该较佳实施例中，以28nm芯片包括10层金属层为例。结合图14～图16，图14～图16是本发明覆晶芯片失效分析方法的较佳实施例中物理去层法刻蚀第十金属层至第八金属层的步骤分解图。在该较佳实施例中，裸片12包括自下而上制备于衬底50上的第一金属层M1、第二金属层M2、第三金属层M3、第四金属层M4、第五金属层M5、第六金属层M6、第七金属层M7、第八金属层M8、第九金属层M9以及第十金属层M10。第一金属层M1、第二金属层M2、第三金属层M3、第四金属层M4、第五金属层M5、第六金属层M6、第七金属层M7、第八金属层M8、第九金属层M9以及第十金属层M10之间通过金属连接孔20而保持相互电性连接，第一金属层M1、第二金属层M2、第三金属层M3、第四金属层M4、第五金属层M5、第六金属层M6、第七金属层M7、第八金属层M8、第九金属层M9以及第十金属层M10之间的其他区域均填充有氧化层30。所述物理去层法，包括：自上而下依次刻蚀第十金属层M10、第九金属层M9、第八金属层M8、第七金属层M7、第六金属层M6、第五金属层M5、第四金属层M4、第三金属层M3、第二金属层M2以及第一金属层M1；

其中，刻蚀第十金属层M10的刻蚀法H1，包括：

步骤H11：采用反应离子刻蚀法刻蚀第十金属层M10上的钝化层至所述关注区域内的第十金属层M10露出金属铝。优选地，采用反应离子刻蚀法刻蚀第十金属层M10上的钝化层至所述关注区域内的第十金属层M10露出金属铝的刻蚀时间为3分钟。

步骤H12：采用第一刻蚀剂刻蚀所述金属铝至所述关注区域内的第十金属层M10完全去除。优选地，所述第一刻蚀剂为氢氧化钠溶液。

其中，刻蚀第九金属层M9的刻蚀法H2，包括：

步骤H21：采用BOE刻蚀剂以第一刻蚀时间刻蚀所述关注区域内的第九金属层M9上的氧化层。

步骤H22：采用反应离子刻蚀法以第二刻蚀时间刻蚀第九金属层M9上的氧化层至所述关注区域内的第九金属层M9露出金属铜。优选地，第九金属层M9上的氧化层的厚度是600nm～700nm，所述第一刻蚀时间为2分钟，所述第二刻蚀时间为30秒。

步骤H23：研磨所述金属铜至所述关注区域内的第九金属层M9完全去除。

其中，刻蚀第八金属层M8的刻蚀法H3，包括：

步骤H31：采用BOE刻蚀剂以第三刻蚀时间刻蚀所述关注区域内的第八金属层M8上的氧化层。

步骤H32：采用反应离子刻蚀法以第四刻蚀时间刻蚀第八金属层M8上的氧化层至所述关注区域内的第八金属层M8露出金属铜。优选地，第八金属层M8上的氧化层的厚度是400nm～500nm，所述第三刻蚀时间为1分钟，所述第四刻蚀时间为15秒。

步骤H33：研磨所述金属铜至所述关注区域内的第八金属层M8完全去除。

其中，第一金属层M1下方制备有氮化钽层40，刻蚀第一金属层M1的刻蚀法H4，包括：

步骤H41：采用第二刻蚀剂刻蚀第一金属层M1至所述关注区域内的第一金属层M1下方的氮化坦层40露出。优选地，所述第二刻蚀剂为稀硝酸溶液。

步骤H42：研磨第一金属层M1下方的氮化坦层40至所述关注区域内的第一金属层M1下方的氮化坦层40完全去除。

其他各层金属层均采用研磨法去除即可。优选地，各层金属层的下方均制备有氮化钽层和氧化层，各层金属层的上方的氮化钽层可以通过反应离子刻蚀法进行去除，各层金属层的下方的氮化钽层可以通过研磨法进行去除。

结合图14～图16所示，在该较佳实施例中，去除第十金属层至第八金属层时，首先采用刻蚀法H1将第十金属层M10去除；再采用刻蚀法H2将第九金属层M9去除；然后再采用刻蚀法H3将第八金属层M8去除，由于28nm芯片制程的每一层氧化层和金属层都比较薄的原因，因此本发明在采用反应离子刻蚀法进行刻蚀之前，先采用BOE刻蚀剂刻蚀掉一部分氧化层，进而减少采用反应离子刻蚀法(即干法刻蚀)进行刻蚀的时间，可以控制使芯片的关注区域平整，而且不容易破坏到下一层的金属；第七金属层M7至第二金属层M2均采用研磨法去除即可；最后采用刻蚀法H4刻蚀第一金属层M1。就完成了覆晶芯片失效分析中的物理去层处理。

以上所述仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案范围内。