用于振荡器电路的低电源敏感度的偏置电路

摘要

本发明公开了一种用于振荡器的低电源敏感度的偏置电路,包含5个NMOS和5个PMOS；5个NMOS的源极全部接地，第一NMOS的栅极与漏极短接，为电流输入端；第一～第三NMOS的栅极接同一电位，第一、第二以及第五PMOS的栅极接同一电位，第一、第二以及第五PMOS的源极短接并接电源，第一PMOS的栅极与漏极短接之后接第二NMOS的漏极，第三PMOS的源极接第二PMOS的漏极，第四PMOS的栅极接第二PMOS的漏极，第四PMOS的源极接电源，第三PMOS的栅极与第四PMOS的漏极短接之后与第三NMOS的漏极相连；第四与第五NMOS的栅极相连且第五NMOS的栅极与漏极短接之后接第五PMOS的漏极，第四NMOS的漏极接第三PMOS的漏极。本发明可得到不随电源电压变化的输出电流，增强输出频率的稳定性。

说明书

技术领域

本发明涉及半导体集成电路设计领域，特别是指一种配置用于振荡器电路的低电源 敏感度的偏置电路。

背景技术

RC振荡器是数字电路中非常重要的组成部分，其原理是利用一个稳定的电流对电 容充电，电容上下极板电压之差与两个标准电压相比较，所以振荡电路包含有充放电电 路、比较器电路、偏置电路等，其结构框图如图1所示，偏置电路分别给充放电电路及 比较电路提供充电电流和比较电流，比较电路将比较结果提供给DFF缓冲器，输出振荡 频率。

对于RC振荡器主要注意的是以下的几点：频率随温度的变化率、频率随电源电压 的变化率以及频率随工艺的变化率。一种常见的偏置电路如图2所示，包含有第一～第 三PMOS，以及第一及第二NMOS。两个NMOS栅极并联形成输入极Iin，第一～第三PMOS 的源极接电源，第二PMOSP2以及第三PMOSP3的漏极形成两路比较电流Icmp输出给 比较器电路的两路镜像电流源，Icmp电流大小受Iin的调控，电路结构简单，没有反馈 网络，当电源电压Vdd不是很稳定时，会影响到P2及P3的输出，进而影响到最后的输 出频率的稳定。

发明内容

本发明所要解决的技术问题是提供一种用于振荡器电路的低电源敏感度的偏置电 路，减小振荡器的输出频率对电源的敏感度。

为解决上述问题，本发明所述的低电源敏感度的偏置电路，包含有第一～第五共5 个NMOS，以及第一～第五共5个PMOS；

所述的第一～第五NMOS的源极全部接地，第一NMOS的栅极与漏极短接成为电流输 入端；第一～第三NMOS的栅极并联在一起，第一、第二以及第五PMOS的栅极短接在一 起，第一、第二以及第五PMOS的源极短接并接电源，第一PMOS的栅极与漏极短接之后 接第二NMOS的漏极，第三PMOS的源极接第二PMOS的漏极，第四PMOS的栅极接第二PMOS 的漏极，第四PMOS的源极接电源，第三PMOS的栅极与第四PMOS的漏极短接之后与第 三NMOS的漏极相连；

第四与第五NMOS的栅极相连且第五NMOS的栅极与漏极短接之后接第五PMOS的漏 极，第四NMOS的漏极接第三PMOS的漏极。

进一步地，所述第一～第四PMOS采用沟道长度为实施工艺的最小沟道长度的20倍 的PMOS器件，减小沟道长度调制效应。

进一步地，所述的第五PMOS、第四及第五NMOS采用实施工艺的最小沟道长度的MOS 器件，使得沟道长度调制效应明显。

本发明所述的一种用于振荡器电路的低电源敏感度的偏置电路，通过P3、P4管形 成负反馈网络，增加了输出阻抗，提高了第三PMOS的漏极电流Ip的稳定性，所述第三 PMOS的漏极电流Ip与第四NMOS漏极电流In之差为输出电流Icmp，为比较器电路提供 偏置电流，通过设置Ip与In的电流比例，可以得到不随电源电压变化的偏置电流Icmp， 从而降低振荡器输出频率的敏感度。

附图说明

图1是振荡器原理框图。

图2是现有的振荡器偏置电路及比较器电路示意图。

图3是本发明振荡器偏置电路及比较器电路示意图。

图4是本发明与现有电路特性曲线示意图。

具体实施方式

本发明所述的低电源敏感度的有源晶振偏置电路，如图3所示，包含有第一～第五 共5个NMOS(N1～N5)，以及第一～第五共5个PMOS(P1～P5)。

所述的第一～第五NMOS的源极全部接地，第一NMOSN1的栅极与漏极短接成为电 流输入端，输入电流Iin；第一～第三NMOS的栅极并联在一起，第一、第二以及第五 PMOS的栅极短接在一起，第一、第二以及第五PMOS的源极短接并接电源Vdd，第一PMOS 的栅极与漏极短接之后接第二NMOS的漏极，第三PMOS的源极接第二PMOS的漏极，第 四PMOS的栅极接第二PMOS的漏极，第四PMOS的源极接电源Vdd，第三PMOS的栅极与 第四PMOS的漏极短接之后与第三NMOS的漏极相连。

第四与第五NMOS的栅极相连且第五NMOS的栅极与漏极短接之后接第五PMOS的漏 极，第四NMOS的漏极接第三PMOS的漏极。

以上为所述偏置电路的连接结构说明。所述第一～第四PMOS采用大沟道长度L1的 PMOS器件，减小沟道长度调制效应。所述的第五PMOSP5、第四及第五NMOS没有采用 负反馈的形式，并且采用小沟道长度L2(L1≈20*L2)的MOS器件，沟道效应明显(沟 道长度能实施的最小值取决于采用的工艺)。输出到比较器的电流Icmp等于第三PMOS 漏极电流Ip与第四NMOS漏极电流In之差。

第三PMOSP3以及第四PMOSP4形成负共源共栅反馈网络，增强输出阻抗。

如图3中所示，第三PMOSP3的漏极输出电流Ip，第四NMOSN4的漏极输入电流 In，输出电流Icmp为：

Icmp＝Ip-In；

由于P3管的沟长远大于N4管的沟长，P3管的沟道长度调制效应就远小于N4管的 沟道长度调制效应，且电流Ip的产生采用共源共栅负反馈形式，故，P3流出的电流Ip 随电源电压的变化率小于N4的电流In随电源电压的变化率，即：

(ΔIp/ΔVdd)＜(ΔIn/ΔVdd)；

通过仿真，可得到：

(ΔIn/ΔVdd)＝n*(ΔIp/ΔVdd)；

为了使得：

ΔIcmp＝ΔIp-ΔIn＝Ip*(ΔIp/ΔVdd)-In*(ΔIn/ΔVdd)＝0；

设置镜像电流源的尺寸比例为：

${\left(\frac{W}{L}\right)}_{P1}=n*{\left(\frac{W}{L}\right)}_{P5}$

通过上述的设定，减小偏置电路对电源电压Vdd的敏感度，进而减小了比较器电路 的输出对电源电压的敏感度，增强了振荡器输出频率对Vdd变化的免疫能力，提高了稳 定性。

如图4所示，是本发明与传统偏置电路的Icmp与Vdd的变化示意图，横坐标为Vdd 电压，纵坐标对应的是比较电流Icmp，设定Vdd的变化范围为1.35～1.65V，从图中的 曲线可以看出，传统设计的偏置电路的曲线斜率较大，其Icmp的对应变化率约为 -3.63％～3.49％，而经过改进的本发明偏置电路的Icmp相应变化率为-1.87％～1.14％， 相比于传统的设计，本发明的偏置电路对Vdd的抗干扰能力提高了50％。

以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说， 本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同 替换、改进等，均应包含在本发明的保护范围之内。