ESD自我保护及含该保护的LIN总线驱动器的DMOS半导体装置

摘要

本发明揭示一种双扩散金属氧化物半导体DMOS双重结构，其被配置为具有静电放电ESD保护的开路漏极输出驱动器，而无需用于所述ESD保护及反向电压阻塞二极管保护的金属连接。一对源极单元(102b、104b、106b)中的一者用作开路漏极输出单元，形成例如反向阻塞二极管(234)且实现接通状态中的双极性操作、用于ESD自我保护的内置结构，例如内置SCR。与所述反向阻塞二极管相邻的栅电极(110b)连接到开路漏极输出端子(232)。

说明书

相关专利申请案

本申请案主张由Philippe Deval、Marija Fernandez及Patrick Besseux在2013年1月 30日申请的标题为“用于集成电路装置的ESD保护电路(ESD-Protection Circuit for  Integrated Circuit Device)”的共同拥有的第61/758,590号美国临时专利申请案的优先 权；且出于所有目的而以引用方式并入本文中。

技术领域

本发明涉及能够(例如)与局部互连网络(LIN)总线及类似物(例如，如用于汽车电子装 置中)进行接口连接的集成电路装置内的静电放电保护电路，且更特定地说，本发明涉及 在操纵、插入或从LIN总线及类似物移除时实现高静电放电(ESD)稳固性，及在对所述 LIN总线及类似物操作时具有高电磁干扰(EMI)抗扰性。

背景技术

汽车电子装置日益增加的重要性给其带来了越来越大的挑战且需要低成本可靠电 子系统及子系统(其需要与传感器及致动器进行接口连接的输入输出装置)。这些系统及 子系统不隔离且必须彼此通信。

在历史上，已使用离散较小集成电路建立汽车电子装置。其依赖专属的专用有线通 信方案(至少对于许多传感器系统而言)且将功率输出直接有线连接到致动器。此导致大 型印刷电路板(PCB)、大型引擎控制单元(ECU)外壳大小及过多的布线束。布线会给其带 来其它问题，这是因为布线消耗空间、增加重量及费用、经受运载工具的电磁噪声且可 能难以进行故障排除及维护。

幸运的是，运载工具联网标准及混合信号半导体工艺的发展解决了这些问题且将新 可能性引进到整个运载工具的分布智能系统。运载工具联网标准化的趋势包含控制器区 域网络(CAN)及局部互连网络(LIN)架构的广泛采用。

这些网络标准在跨汽车系统的性能与成本最优化之间提供平衡。CAN对底盘、传动 系及主体中枢通信提供高速网络，同时LIN响应对传感器及致动器子系统的降低成本且 改善整个标准化的稳固性的简单网络的需求。CAN的广泛使用及LIN的可用性与可将 较小型汽车系统所需的所有功能性一起带到用于更先进系统的单一集成电路(IC)或几个 IC上的混合信号半导体工艺技术的发展相符合。

虽然LIN最初定位于运载工具的主体电子装置，但是其以新方式通过主体电子装置 之外的许多实施方案证明其价值。在可用的汽车电子装置总线标准之中，LIN对通常专 用于单一系统的大多数传感器及致动器的通信需求提供最佳解决方案。其可被视为子系 统且通过LIN充分服务，其已经定义以履行运载工具中的子网角色。每秒20千比特(kbps) 的最大LIN指定数据速率对大多数传感器及致动器是足够的。LIN是时间触发、主从网 络，消除同时报告装置之中的仲裁需求。LIN是使用单一有线通信总线而实施，其减少 布线及线束需求且因此帮助节省重量、空间及成本。

通过LIN协会具体地定义运载工具子网应用的低成本实施方案，LIN标准充分对准 于现今混合信号半导体工艺的集成化能力。LIN协议实现明显成本减少，这是因为其相 当简单且经由异步串行接口(UART/SCI)操作，且从节点自我同步且可使用芯片上RC振 荡器而非晶体或陶瓷共振器。因此，硅实施方案是廉价的，使LIN非常适用于混合信号 工艺技术(通常用于制造用于汽车子系统的信号调节及输出IC)。

LIN主节点通常是LIN子网到CAN网络的桥接节点，且每一运载工具通常将具有 若干个LIN子网。主LIN节点具有较高的复杂性及控制，而从LIN节点通常较为简单， 从而在单一IC子系统中实现其集成化。通过使用标准运载工具联网架构，可建立只需 要三根电线(LIN、电池及接地)的富有特征及诊断系统。

出于可靠性及安全操作的明显原因，对于所有LIN模块需要针对ESD(静电放电) 及EMI(电磁干扰)两者的非常高的抗扰性。此高ESD及EMI抗扰性特别应用于连接到 外界(例如，电池接脚、LIN接脚等等)的LIN模块的电节点(接脚)。然而，CAN模块的 接脚或暴露于ESD及EMI的任何其它接脚可需要类似保护。

连接到系统(外界)的LIN模块的接脚在所述模块被操纵或插入到所述系统中时高度 暴露于ESD放电。LIN模块必须能通过任一者安全安装或移除。LIN及CAN规格需要 电源范围之外的总线电压操作。因此，串联反向阻塞二极管对于LIN及CAN总线输出 端口而言是强制性的。LIN及CAN规格需要总线端口上的高能量ESD稳固性(8KV  HBM/6KV iec61000.4)及高电压范围能力(+/-45V到+/-60V)。此引发总线驱动器及串联 反向阻塞二极管的面积极大，导致部件昂贵。减小LIN及CAN驱动器的布局面积的任 何解决方案将有益于节省制造成本。

发明内容

因此，需要集成化集成电路装置的外部电连接节点的ESD保护，其易于在制造期间 实施且减小LIN及CAN驱动器的布局面积，由此节省制造及硅裸片成本且提供非常紧 致结构中的自我保护驱动及反向阻塞能力。

根据实施例，一种具有静电放电保护的开路漏极输出驱动器单元可包括：N-阱；在 所述N-阱中扩散的第一P-主体，其中所述第一P-主体包括第一P+扩散部及第一N+扩 散部；在所述N-阱中扩散的第二P-主体，其中所述第二P-主体包括第二P+扩散部及第 二N+扩散部；所述第一P-主体的部分及所述N-阱的部分上方的第一栅极及第一绝缘氧 化物，其中所述第一栅极提供对所述输出驱动器单元的控制；所述第二P-主体的部分及 所述N-阱的部分上方的第二栅极及第二绝缘氧化物；所述第一P+扩散部及所述第一N+ 扩散部可连接在一起以提供用于所述输出驱动器单元的源极及主体触点；且所述第二P+ 扩散部、所述第二N+扩散部及所述第二栅极可连接在一起以提供用于所述输出驱动器 单元的漏极；其中静电放电(ESD)及反向电压保护二极管可形成于所述第一P-主体与第 二P-主体之间。

根据另外实施例，所述第二栅极可通过电阻器连接到所述第二P+扩散部及所述第二 N+扩散部。根据另外实施例，所述第二栅极可通过触发电路连接到所述第二P+扩散部 及所述第二N+扩散部。根据另外实施例，所述两个P-主体的区域之间的N-阱区域产生 共用漂移区域。根据另外实施例，所述两个P-主体区域之间的所述N-阱共用漂移区域 可不具有扩散触点，由此使其结构尽可能窄。根据另外实施例，N+扩散触点可插入到所 述N-阱共用漂移区域中。根据另外实施例，N+扩散触点可插入到所述N-阱共用漂移区 域中且提供对所述N-阱共用漂移区域的接达。根据另外实施例，N+扩散触点可插入到 所述N-阱共用漂移区域中且可连接到分布式基极连接。根据另外实施例，所述第一P+ 扩散部及所述第一N+扩散部可连接到负电源。根据另外实施例，所述第一P+扩散部及 所述第一N+扩散部可连接到源极侧分布式基极。

根据另外实施例，第三P+扩散部及第三N+扩散部可添加到所述第一P-主体。根据 另外实施例，所述第三P+扩散部及所述第三N+扩散部可连接到负电源。根据另外实施 例，所述第二P+扩散部及所述第二N+扩散部可连接到所述开路漏极输出。根据另外实 施例，所述第二P+扩散部及所述第二N+扩散部可连接到漏极侧分布式基极。根据另外 实施例，第四P+扩散部及第四N+扩散部可添加到所述第二P-主体。扩散可添加到所述 第一P-主体，所述第四P+扩散部及所述第四N+扩散部可连接到所述开路漏极输出。

根据另外实施例，所述N-阱可制造于N型掩埋层(NBL)上。根据另外实施例，高电 压阱可环绕所述N-阱。根据另外实施例，所述N-阱可制造于P型衬底上。根据另外实 施例，所述N-阱可制造于P型晶片上。根据另外实施例，所述N-阱可制造于掩埋氧化 物(BOX)层上。

根据另外实施例，一种局部互连网络(LIN)总线驱动器可包括上文所描述的所述开路 漏极输出驱动器单元。

根据另一实施例，一种具有静电放电保护的开始漏极输出驱动器单元可包括：P-阱； 在所述P-阱中扩散的第一N-主体，其中所述第一N-主体包括第一N+扩散部及第一P+ 扩散部；在所述P-阱中扩散的第二N-主体，其中所述第二N-主体包括第二N+扩散部及 第二P+扩散部；所述第一N-主体的部分及所述P-阱的部分上方的第一栅极及第一绝缘 氧化物，其中所述第一栅极提供对所述输出驱动器单元的控制；所述第二N-主体的部分 及所述P-阱的部分上方的第二栅极结构及第二绝缘氧化物；所述第一N+扩散部及所述 第一P+扩散部可连接在一起以提供用于所述输出驱动器单元的源极及主体触点；且所述 第二N+扩散部、所述第二P+扩散部及所述第二栅极可连接在一起以提供接到所述输出 驱动器单元的漏极连接；其中静电放电(ESD)及反向电压保护二极管可形成于所述第一 N-主体与第二N-主体之间。

根据另外实施例，所述第二栅极可通过电阻器连接到所述第二N+扩散部及所述第 二P+扩散部。根据另外实施例，所述第二栅极可通过触发电路连接到所述第二N+扩散 部及所述第二P+扩散部。根据另外实施例，所述两个N-主体区域之间的所述P-阱区域 产生共用漂移区域。根据另外实施例，所述两个N-主体区域之间的所述P-阱共用漂移 区域可不具有扩散触点，由此使其结构尽可能窄。根据另外实施例，P+扩散触点可插入 到所述P-阱共用漂移区域中。根据另外实施例，P+扩散触点可插入到所述P-阱共用漂 移区域中且提供对所述P-阱共用漂移区域的接达。根据另外实施例，P+扩散触点可插入 到所述P-阱漂移区域中且可连接到分布式基极连接。根据另外实施例，所述第一P+扩 散部及所述第一N+扩散部可连接到正电源。根据另外实施例，所述第一P+扩散部及所 述第一N+扩散部可连接到源极侧分布式基极。

根据另外实施例，第三P+扩散部及第三N+扩散部可添加到所述第一N-主体。根据 另外实施例，所述第三P+扩散部及所述第三N+扩散部可连接到正电源。根据另外实施 例，所述第二P+扩散部及所述第二N+扩散部可连接到所述开路漏极输出。根据另外实 施例，所述第二P+扩散部及所述第二N+扩散部可连接到漏极侧分布式基极。根据另外 实施例，第四P+扩散部及第四N+扩散部可添加到所述第二N-主体。根据另外实施例， 所述第四P+扩散部及所述第四N+扩散部可连接到所述开路漏极输出。

根据另外实施例，所述P-阱可制造于N型掩埋层(NBL)上。根据另外实施例，高电 压阱可环绕所述P-阱。根据另外实施例，所述P-阱可制造于N型衬底上。根据另外实 施例，所述P-阱可制造于N型晶片上。根据另外实施例，所述P-阱可制造于掩埋氧化 物(BOX)层上。

根据又一实施例，一种用于集成电路装置的保护电路可包括：单元，其包括两个源 极区域及关联栅极，其中第一源极区域可经配置以连接到负电源电压且其栅极可由控制 信号驱动，且其中所述第二源极区域可与其栅极连接，其中所述第二源极区域充当所述 单元的漏极输出。

根据另外实施例，所述单元可布置于高电压阱内。根据另外实施例，掩埋层可布置 于所述单元下方。根据另外实施例，所述第二源极区域可形成反向阻塞二极管，且所述 第一源极区域可为与所述反向阻塞二极管串联耦合的MOS晶体管的部分。根据另外实 施例，所述第一源极区域及第二源极区域可布置于第一导电类型的阱内且包括第二导电 类型的主体，所述第一导电类型及第二导电类型的接触区带可嵌入到所述第二导电类型 的所述主体中。根据另外实施例，源极区域的所述接触区带可连接到金属层。根据另外 实施例，所述接触区带可借助金属通孔连接到所述金属层。根据另外实施例，所述第一 栅极及第二栅极可被形成为分裂栅极。

根据又一实施例，一种用于集成电路装置的保护电路可包括：单元，其包括具有共 用漏极区域以及两个源极区域及关联栅极的两个横向MOS晶体管，其中所述两个横向 MOS晶体管中的第一MOS晶体管可经配置以经由所述第一源极区域连接到电源电压且 其栅极可由控制信号驱动，且其中所述第二MOS晶体管可被连接为二极管；其中所述 栅极可与所述第二源极区域耦合；且其中所述第二源极/主体区域充当所述单元的漏极输 出。

根据另外实施例，所述共用漏极区域可保持不连接。根据另外实施例，所述第二 MOS晶体管可与所述第一MOS晶体管串联形成反向阻塞二极管。根据另外实施例，共 用漏极区域可适于提供对用作所述反向阻塞二极管的所述第一MOS晶体管与所述第二 MOS晶体管之间的中间点的接达。根据另外实施例，所述单元可布置于高电压阱内。根 据另外实施例，掩埋层可布置于所述单元下方。根据另外实施例，所述第一源极区域及 所述第二源极区域可布置于第一导电类型的阱内且包括第二导电类型的主体，所述第一 导电类型及第二导电类型的接触区带可嵌入到所述第二导电类型的所述主体中。根据另 外实施例，源极区域的所述接触区带可连接到金属层。根据另外实施例，所述接触区带 可借助金属通孔连接到所述金属层。根据另外实施例，所述第一MOS晶体管及第二MOS 晶体管的所述栅极可被形成为分裂栅极。根据另外实施例，所述电源电压可为正的。根 据另外实施例，所述电源电压可为负的。

根据另一实施例，一种具有静电放电保护的开路漏极输出驱动器单元可包括：N-阱； 在所述N-阱中扩散的第一P-主体，其中所述第一P-主体包括第一P+扩散部及第一N+ 扩散部；在所述N-阱中扩散的第二P-主体，其中所述第二P-主体包括第二P+扩散部； 所述第一P-主体的部分及所述N-阱的部分上方的栅极及绝缘氧化物，其中所述栅极提 供对所述输出驱动器单元的控制；且所述第二P+扩散部提供接到所述输出驱动器单元的 连接；其中静电放电(ESD)及反向电压保护二极管可形成于所述第一P-主体与第二P-主 体之间。

根据另外实施例，第二N+扩散部可被实施到所述第二P-主体中。根据另外实施例， 所述第二P+扩散部及所述第二N+扩散部可连接在一起以提供用于所述驱动器单元的输 出的连接。

根据又一实施例，一种具有静电放电保护的开路漏极输出驱动器单元可包括：P-阱； 在所述P-阱中扩散的第一N-主体，其中所述第一N-主体包括第一P+扩散部及第一N+ 扩散部；在所述P-阱中扩散的第二N-主体，其中所述第二N-主体包括第二N+扩散部； 所述第一N-主体的部分及所述P-阱的部分上方的栅极及绝缘氧化物，其中所述栅极提 供对所述输出驱动器单元的控制；且所述第二N+扩散部提供接到所述输出驱动器单元 的连接；其中静电放电ESD及反向电压保护二极管可形成于所述第一N-主体与第二N- 主体之间。

根据另外实施例，第二P+扩散部可被实施到所述第二N-主体中。根据另外实施例， 所述第二P+扩散部及所述第二N+扩散部可连接在一起以提供用于所述驱动器单元的输 出的连接。

附图说明

本发明的更完整理解可通过参考结合附图采取的下列描述而获取，其中：

图1说明常规DMOS输出驱动器单元的示意性横截面图；

图2及2A说明根据本发明的特定实例实施例的ESD保护及反向电压二极管阻塞的 输出驱动器单元的示意性横截面图；

图2B说明根据本发明的另一特定实例实施例的ESD保护及反向电压二极管阻塞的 输出驱动器单元的示意性横截面图，其中强调横向PNP装置；

图2C说明根据本发明的又一特定实例实施例的ESD保护及反向电压二极管阻塞的 输出驱动器单元的示意性横截面图，其中电阻器或触发电路将用作反向电压阻塞二极管 的nDMOS的栅极连接到为所提及的装置的输出(开路漏极输出)的其源极/主体；

图2D及2E组合地说明根据本发明的另一特定实例实施例的具有呈多指结构的分布 式基极连接的ESD保护及反向电压二极管阻塞的输出驱动器单元的示意性横截面图；

图3说明根据本发明的另一特定实例实施例的不具有任选输出连接的ESD保护及反 向电压二极管阻塞的输出驱动器单元的示意性横截面图；

图3A及3B组合地说明根据本发明的又一特定实例实施例的具有呈多指结构的分布 式基极连接的ESD保护及反向电压二极管阻塞的输出驱动器单元的示意性横截面图；

图4说明根据本发明的又一特定实例实施例的ESD保护及反向电压二极管阻塞的 pDMOS输出驱动器单元的示意性横截面图；

图4A及4B组合地说明根据本发明的又一特定实例实施例的其中维持紧致漏极结构 的具有呈多指结构的分布式基极连接的ESD保护及反向电压二极管阻塞的pDMOS输出 驱动器单元的示意性横截面图；

图5说明根据本发明的又一特定实例实施例的用于SOI工艺的ESD保护及反向电 压二极管阻塞的nDMOS输出驱动器单元的示意性横截面图；及

图6说明根据本发明的另一特定实例实施例的用于SOI工艺的ESD保护及反向电 压二极管阻塞的pDMOS输出驱动器单元的示意性横截面图。

虽然本发明易于以多种修改及替代形式呈现，但是其特定实例实施例已展示于图式 中且在本文予以详细描述。然而，应理解，特定实例实施例的本文描述不意欲将本发明 限于本文所揭示的特定形式，但相反，本发明意欲涵盖如由随附权利要求书所界定的所 有修改及等效物。

具体实施方式

根据各种实施例，混合装置可提供导致极具成本效益解决方案的非常紧致结构中的 自我保护驱动及反向电压阻塞能力。根据各种实施例，保护电路可基于中心漏极双扩散 金属氧化物半导体(DMOS)晶体管。保护电路还可作用于绝缘体上硅(SOI)工艺(CAN总 线)中的nDMOS及pDMOS两者及块体工艺(LIN总线)的nDMOS。将在下文描述nDMOS (LIN总线)集成电路的特定实例实施例。

根据各种实施例，可对LIN及CAN总线及需要类似保护的其它装置提供紧致及自 我ESD保护输出级。LIN及CAN产品在ESD稳固性方面具有极高需求且需要其 LIN/CAN总线端口上的反向阻塞能力。两个产品还需要其LIN/CAN总线端口上的高电 压能力(+/-45V到+/-60V)。此通常暗示需要大量待实施面积的复杂输出结构。在大多数 情况下，需要四个(4)独立装置。驱动器加上其ESD保护及反向阻塞二极管加上其专用 ESD保护。所有这些装置由于特定约束(高达极高硅温度(＞160℃)及极高ESD稳固性以 用于保护的驱动器及反向阻塞二极管的HV能力及低压降)而较大。这些装置之间的路由 进一步增加面积需求。

根据各种实施例，所提及的解决方案可包含固有地提供SCR结构的紧致布局结构中 的所有上述功能。因此，其对ESD非常有效，且因此受自我保护。SCR结构可通过反 向阻塞二极管在驱动器的漏极内实施的方式而实现(参见图3)。因此，在所述驱动器与 所述反向阻塞二极管之间无需金属路由。此外，可合并所述驱动器的漂移区域及所述方 向阻塞二极管。因此，所述装置的串联电阻非常低。此为此装置提供低压降电压。

现参考图式，示意性地说明特定实例实施例的细节。图式中的相似元件将由相似数 字表示，且类似元件将由具有不同小写字体字母下标的相同符号表示。

参考图1，描绘常规nDMOS输出驱动器单元的示意性横截面图。中心漏极nDMOS 单元可包括第一及第二P-主体102(a,b)，每一P-主体102具有用于连接到所述P-主体102 的P+扩散部104(a,b)及作为源极的N+扩散部106(a,b)、作为中心漏极的N+扩散部108、 薄绝缘氧化物120(a,b)，及所述氧化物120(a,b)上方的绝缘栅极110(a,b)。通常，中心漏 极nDMOS单元100的源极(N+扩散部)106及主体(P+扩散部)104连接到负电源，而中 心漏极输出端子112连接到所述nDMOS单元100的N+扩散部108中心漏极，且可用作 开路漏极驱动器输出。所述P-主体102扩散到N-阱114中，且所述N-阱114是使用N 型掩埋层(NBL)116布局而制造且在其任一侧上具有HV或深N-阱118。使用所述NBL 116结构会显著地改善DMOS ESD性能。这是因为所述NBL 116可在ESD事件期间将 电流通路从表面沟道区域切换到块体NBL，因此避免所述沟道区域中的局域化高度破坏 性ESD电流。

参考图2及2A，描绘根据本发明的特定实例实施例的ESD保护及反向电压二极管 阻塞的输出驱动器单元的示意性横截面图。图1中所示的中心漏极N+扩散部108可为 未使用的，且外部端子230中的一者可连接到为主要源的负电源，而第二外部端子232 变为开路漏极输出。根据实施例，“未使用”装置的固有漏极到主体二极管可用作反向 阻塞二极管234。用作标准DMOS晶体管的DMOS晶体管的栅极110a保留紧致DMOS 及反向阻塞二极管234的栅极端子110a，而用作反向阻塞二极管234的DMOS晶体管 的栅极110b可束缚到现为开路漏极驱动器装置的输出232的其局部主体。可对需要 HVnMOS装置236漏极输出与反向阻塞二极管234之间的中间点的应用提供任选漏极输 出连接212。如上文所解释，掩埋层可改善所述性能。然而，所述掩埋层为非强制性的 且可被消除，如图2A中所示。因此，此技术还应用于不使用掩埋层的半导体制造工艺。 对于此类半导体制造工艺，可无需周围HV阱。

任何HVMOS晶体管的固有漏极到主体结具有固有地高于HV晶体管的最大操作电 压的崩溃电压。当此HVMOS晶体管为浮动(其为SOI工艺的DMOS晶体管的情况)时， 此固有二极管234可用作HV浮动二极管。在块体或标准CMOS(非SOI)工艺中，所述 固有二极管可变为伪浮动。其还可在块体(非SOI)工艺中被视为垂直PNP双极性晶体管 的射极-基极结。

然而，此垂直PNP双极性晶体管的β因数(电流增益)在最近工艺中非常低，且因此， 此射极-基极结可被视为浮动。根据实施例，两个HVDMOS晶体管可组合于其中漏极被 合并而非通过金属连接在一起的反串联配置中。此大大节省面积，这是因为DMOS到 DMOS距离可为巨大的。

此外，设计者不一定抵抗独立DMOS晶体管的两个漏极之间的漏极到漏极金属连接 中的电流密度。反串联配置中的此类两个HVDMOS晶体管可为具有中心漏极的任何 DMOS装置所固有。通常，两个主体/源极端子可通过强劲金属连接(如由布局规则所必 需)而束缚在一起，构成全局源极/主体端子，两个栅极束缚在一起，构成栅极端子，且 中心漏极是第三端子(参见图1)。然而，所述两个主体/源极端子中的一者可在与另一主 体/源极端子完全断开时用作串联反向阻塞二极管234(参见图2)。此违反了要求所述两 个主体/源极端子是通过强劲金属连接而束缚在一起的规则，但是提供根据本文所描述的 各种实施例的HVnMOS装置236及反向阻塞二极管234。出于电原因，还可断开所述两 个栅极。

参考图2B，描绘根据本发明的另一特定实例实施例的ESD保护及反向二极管电压 阻塞的输出驱动器单元的示意性横截面图，其中强调横向PNP装置。浮动或伪浮动二极 管234还可被视为横向PNP双极性晶体管244的射极-基极结，其中N-阱为基极且活动 nDMOS装置的P-主体是集极。新HVnMOS装置236及反向阻塞二极管234/横向PNP 244 固有地具有致使其对闩锁敏感的PNPN(SCR)结构。在所述反向阻塞二极管234/横向PNP 244中流动的漏极电流可为此SCR结构的触发电流。因此，设计者需要非常小心地驱动 HVnMOS装置236的栅极110a及反向阻塞二极管234/横向PNP 244，且确保在其中流 动的电流始终低于SCR结构的触发电流。乍看之下，限制所述漏极电流表现为此方法的 缺点。但实际上，在反向阻塞二极管234/横向PNP双极性晶体管244的射极-基极结中 流动的此漏极电流事实上是所述横向PNP装置244的基极电流。将此横向PNP装置244 的集极电流(其由活动nDMOS的主体所收集)添加到活动nDMOS电流，由此推进所述装 置的整体驱动能力。因此，此新装置相较于标准nDMOS装置而变得非常有效。此同样 适用于SOI工艺中的nDMOS，而在SOI工艺中的pDMOS的情况下，双极性晶体管现 在是NPN类型。因此，此限制在ESD事件的情况下相较于关于整体驱动能力加上SCR 结构的双极性增益的优点为较小：所述SCR结构将极佳ESD稳固性授予给此装置，从 而致使其自我保护。因此，所述新HVnMOS装置236及反向阻塞二极管234节省ESD 保护的面积。此外，所述结构是对称的且对于正ESD事件及负ESD事件两者自我保护。

通常，ESD保护将ESD电流旁通到接地触点(接脚)。用于实施所述保护的流行解决 方案使用宽增强nMOS装置的漏极，所述nMOS装置具有束缚到接地接脚的其栅极、源 极及主体节点。此类装置为“关断”，这是因为其栅极被短接到其源极/主体节点。因此， 此装置表现为标准ESD二极管。然而，其通常提供比标准ESD二极管更好的灵活性及/ 或ESD稳固性。此为此装置非常流行的原因。此类ESD保护的常用名称是接地栅极 nMOS(“GGnMOS”)，这是因为此装置的栅极以及其源极/主体节点连接到接地触点(接 脚)。实际上，所述ESD保护可将ESD电流旁通到不同于接地节点(接脚)的节点(接脚)。 通过类似于先前描述，基于宽nMOS装置(具有一起束缚到将收集ESD电流的电源节点 (接脚)的其栅极、源极及主体节点)的漏极的任何保护称为GGnMOS保护。

引申地，当nDMOS晶体管具有束缚在一起以用作ESD保护电路的其栅极及源极/ 主体节点时，可在本文使用术语GGnDMOS。类似地，当pMOS或pDMOS具有一起束 缚到电源节点(接脚)以也用作ESD保护电路的其栅极、源极及主体节点时，可在本文使 用术语GGpMOS及GGpDMOS。

一些研究表明，可通过并非将所述栅极直接连接到所述源极/主体节点，而是通过电 阻器或触发电路连接到所述源极/主体节点来改善GGnMOS及GGnDMOS(GGpMOS及 GGpDMOS)的效率。关于此技术在公共领域中的信息的这些研究是易取得的。

参考图2C，描绘根据本发明的又一特定实例实施例的ESD保护及反向电压二极管 阻塞的输出驱动器单元的示意性横截面图，其中电阻器或触发电路240将用作反向电压 阻塞二极管的nDMOS的栅极连接到为所提及的装置的输出(开路漏极输出)的其源极/主 体。凭借通过电阻器或触发电路240将用作反向阻塞二极管的所述nDMOS的栅极110b 连接到所述输出，而非仅将短路导体连接于其间，将进一步改善用于负ESD事件的保护 的稳固性。

当考虑nDMOS及反向阻塞装置时，在正ESD事件期间，新装置的nDMOS区段充 当用于标准HV ESD保护的GGnDMOS装置。漏极电压增加直到其达到所述保护的触发 (突返)阈值为止。在达到触发点之前，所述nDMOS的漏极电流太小以致不能触发SCR 结构。但是一旦所述漏极电压达到所述触发点，所述漏极电流就显著增加且变得足够大 以触发所述SCR。从此角度来看，所述SCR为“接通”而具有非常高的电导且箝位以 使ESD电流接地。

在负ESD事件期间，事情颠倒。所述新装置的nDMOS区段变为正向偏压二极管以 及SCR装置的触发元件，而反向阻塞二极管变为活动GGnDMOS元件。在这里，其真 正充当GGnDMOS ESD保护，这是因为其栅极束缚到其源极/主体节点，如上文所描述。 只要跨所述GGnDMOS装置的电压小于所述SCR的触发电压，其漏极电流就小于所述 SCR的触发电流且所述SCR为“关断”。但是一旦达到所述触发电压，所述GGnDMOS 的漏极电流就突然增加而“接通”所述SCR。

参考图2D及2E，组合地描绘根据本发明的另一特定实例实施例的具有呈多指结构 的分布式基极连接的ESD保护及反向电压阻塞二极管输出驱动器单元的示意性横截面 图。通常，紧致结构将是优选的。然而，为了进一步改善ESD稳固性，图2D及2E展 示任选输出连接212可如何用于一起连接与每一指相关联的每一个别横向PNP 244的所 有基极。此连接进一步称为呈多指结构的分布式基极连接，如Philippe Deval、Marija  Fernandez及Patrick Besseux的标题为“用于增强静电放电指的相互触发的多沟道均质 路径(Multi-Channel Homogenous Path for Enhancing Mutual Triggering of Electrostatic  Discharge Fingers)”且出于所有目的而以引用方式并入本文中的共同拥有的第 2013/0020646A1号美国公开案中更完全描述。接到共用漂移区域的任选连接212是图 2B中所描述的横向PNP装置244的基极触点。对于所述多指的每一指存在此横向PNP 装置。通过坚固金属分布式基极连接使所述PNP装置244中的每一者的基极短接在一起 会确保第一指触发将在ESD事件期间通过此分布式基极连接引发其它指。

参考图3、3A及3B，描绘根据本发明的又一特定实例实施例的不具有任选输出连 接(图3)及具有呈多指结构的分布式基极连接(图3A及3B)的ESD保护及反向电压二极 管阻塞的输出驱动器单元的示意性横截面图。这些实施例可有利于无需对HVnMOS装 置236漏极输出与反向阻塞二极管234之间的中间漏极N+扩散部308的接达的应用。 在此实施例中，可移除未使用漏极N+扩散部308且将P-主体102之间的距离设定为最 小值。用于实施描述于Philippe Deval、Marija Fernandez及Patrick Besseux的标题为“用 于增强静电放电指的相互触发的多沟道均质路径(Multi-Channel Homogenous Path for  Enhancing Mutual Triggering of Electrostatic Discharge Fingers)”的共同拥有的第 2013/0020646 A1号美国公开案中的所述分布式基极技术同时维持紧致结构的另一方式 展示于图3A及3B中。现在可添加两种分布式基极连接，一者用于源极侧且一者用于漏 极侧。通常，当应用此方法时，将实施所述两种分布式基极连接以在正ESD事件与负 ESD事件之间保持尽可能对称的行为。

在源极侧上，N+扩散部局部源极106a及P+扩散部104a不再连接到负电源，但是 连接到源极侧分布式基极连接。接近于局部N+源极扩散106a及P+扩散部104a添加连 接到负电源的N+扩散部156a及P+扩散部154a以实施到所述负电源的ESD电流的返回 路径。此结构的详细操作描述于Philippe Deval、Marija Fernandez及Patrick Besseux的 标题为“用于增强静电放电指的相互触发的多沟道均质路径(Multi-Channel Homogenous  Path for Enhancing Mutual Triggering of Electrostatic Discharge Fingers)”的共同拥有的第 2013/0020646 A1号美国公开案中。

在漏极侧上，N+扩散部局部漏极106b及P+扩散部104b不再连接到漏极输出，但 是连接到漏极侧分布式漏极连接。接近于所述局部N+漏极扩散106b及P+扩散部104b 添加连接到所述漏极输出的N+扩散部156b及P+扩散部154b以收集输出漏极电流。如 上文所解释，此结构在负ESD放电期间为活动。

所属领域的一般技术人员可将上文所描述的ESD改善技术的任何并行组合应用于 本发明的集成电路设计及优点中且在本文中被预期。

乍看之下，所述所提及的结构是对称的且因此对于ESD事件应具有相同正阈值及负 阈值。然而，活动nDMOS区段及反向阻塞区段的栅极驱动是不同的。所述活动nDMOS 具有通过外部驱动器而控制的其栅极，而用于所述反向阻塞区段中的nDMOS具有直接 束缚到为输出的其源极/主体或通过电阻器或触发电路束缚到其源极/主体的其栅极。因 此，由用于活动区段中的nDMOS的栅极及由用于反向阻塞区段中的nDMOS的栅极可 见的阻抗是不同的。集成电路设计的所属领域的一般技术人员将知道，由用作ESD保护 的nMOS或nDMOS(pMOS或pDMOS)的栅极可见的阻抗对所述保护的触发点有轻微影 响且具有本发明的优点。由于此栅极阻抗差，正及负ESD事件的触发电压将不会完全对 称但是将稍微不同。

对于常规块体工艺，上述技术可只应用于nDMOS。但是对于三重阱、多重阱或SOI 工艺，其还可应用于pDMOS。图4展示且下列描绘描述可针对pDMOS如何实施此技 术。

参考图4，描绘根据本发明的又一特定实例实施例的ESD保护及反向电压二极管阻 塞的pDMOS输出驱动器单元的示意性横截面图。深P-阱414可包括用作N-主体402(a,b) 的第一浅N-阱及第二浅N-阱，每一N-主体402具有N+扩散部404(a,b)以连接到所述 N-主体402(a,b)及作为源极的P+扩散部406(a,b)、薄绝缘氧化物420(a,b)及所述氧化物 420(a,b)上方的绝缘栅极410(a,b)。通常，图4中所示的pDMOS单元的源极406a及主体 404a可连接到正电源，而主体404b(及源极406b)是串联反向阻塞二极管434的阴极输 出。建立于深P-阱414下方的N型掩埋层(NBL)416布局使pDMOS单元的底部部分与 全局衬底隔离，而HV N-阱(或深N-阱)418对其任一侧提供隔离。

此外在这里，紧致结构可以是优选的。然而，如上文所描述的nDMOS结构，可插 入P+扩散部408(虚线)作为对反向阻塞二极管与pDMOS驱动器之间的中间点的局部接 达或作为还在实施触发技术时的局部分布式基极触点，所述触发技术描述于Philippe  Deval、Marija Fernandez及Patrick Besseux的标题为“用于增强静电放电指的相互触发 的多沟道均质路径(Multi-Channel Homogenous Path for Enhancing Mutual Triggering of  Electrostatic Discharge Fingers)”且出于所有目的而以引用方式并入本文中的共同拥有 的第2013/0020646A1号美国公开案中。此现在是NPN装置的基极触点(虚线)。

参考图4A及4B，组合地描绘根据本发明的又一特定实例实施例的其中维持紧致漏 极结构的具有呈多指结构的分布式基极连接的ESD保护及反向电压二极管阻塞的 pDMOS输出驱动器单元的示意性横截面图。此外在这里，通过此替代方式可添加两种 分布式基极连接，一者用于源极侧且一者用于漏极侧。通常，当应用此方法时，将实施 所述两种分布式基极连接以在正ESD事件与负ESD事件之间保持尽可能对称的行为。

在源极侧上，P+扩散部局部源极406a及N+扩散部404a不再连接到正电源，但是 连接到源极侧分布式基极连接。接近于所述局部P+源极扩散406a及N+扩散部404a添 加连接到所述正电源的P+扩散部456a及N+扩散部454a以实施到所述正电源的ESD电 流的返回路径。此结构的详细操作描述于Philippe Deval、Marija Fernandez及Patrick  Besseux的标题为“用于增强静电放电指的相互触发的多沟道均质路径(Multi-Channel  Homogenous Path for Enhancing Mutual Triggering of Electrostatic Discharge Fingers)”的 共同拥有的第2013/0020646A1号美国公开案中。此结构在负ESD放电事件期间为活动。

在漏极侧上，P+扩散部局部漏极406b及N+扩散部404b不再连接到漏极输出，但 是连接到漏极侧分布式漏极连接。接近于所述局部P+漏极扩散406b及N+扩散部404b 添加连接到所述漏极输出的P+扩散部456b及N+扩散部454b以收集输出漏极电流。此 结构在正ESD放电事件期间为活动。

此外，可在本文中应用且预期上文所描述的ESD改善技术的任何并行组合。

关于块体工艺的上述描述是指当前所使用的P型晶片。然而，在本发明的范围内预 期，本发明的集成电路设计及优点的所属领域的一般技术人员可使块体工艺适于N型晶 片。

参考图5，描绘根据本发明的又一特定实例实施例的用于SOI工艺的ESD保护及反 向电压二极管阻塞的nDMOS输出驱动器单元的示意性横截面图。图5中所示的nDMOS 输出驱动器单元实质上相同于图2及3中所示及本文所描述的单元而运行，但是现在 NBL 116以掩埋氧化物(BOX)层516替换，而HV N-阱壁118以深沟槽隔离(DTI)518替 换。

参考图6，描绘根据本发明的另一特定实例实施例的用于SOI工艺的ESD保护及反 向电压二极管阻塞的pDMOS输出驱动器单元的示意性横截面图。图6中所示的pDMOS 输出驱动器单元实质上相同于图4中所示及本文所描述的单元而运行，但是现在NBL 116以BOX层516替换，而HV N-阱壁118以深沟槽隔离(DTI)518替换。

通常，紧致结构将是优选的。然而，为了进一步改善ESD稳固性，可插入局部分布 式基极触点(虚线N+扩散部308或P+扩散部408)作为在实施触发技术时的局部分布式基 极触点，所述触发技术描述于Philippe Deval、Marija Fernandez及Patrick Besseux的标 题为“用于增强静电放电指的相互触发的多沟道均质路径(Multi-Channel Homogenous  Path for Enhancing Mutual Triggering of Electrostatic Discharge Fingers)”且出于所有目的 而以引用方式并入本文中的共同拥有的第2013/0020646A1号美国公开案中。

所有栅极触发改善技术以及上文针对非SOI装置所描述的多指触发改善技术还可应 用于SOI装置。

为了简单起见，在上述图及描述中，多指结构中的所提及的ESD解决方案的边沿处 的端接主体始终为源极主体端接。必须注意，取决于布局规则及设计约束；多指结构中 的所提及的ESD解决方案的边沿处的端接主体可为漏极端子或源极端接。

对于所有上述实施例，接地栅极配置中的DMOS的固有漏极到主体二极管是用于实 施反向阻塞二极管。所述目的在于有益地增强GGMOS在ESD事件期间的性能。然而， 所述DMOS始终为关断且因此可被移除。因此对于反向阻塞的nDMOS，可移除栅极110b 及N+扩散部106b两者或可只移除栅极110b。此将有助于节省制造面积，但是ESD性 能可能会受影响。当移除栅极110b及N+扩散部106b两者时，将实现较高的面积节省 量。然而，保持N+扩散部106b可有助于保持良好的ESD性能。

对于反向阻塞的pDMOS类似地，可移除栅极410b及N+扩散部406b两者，或可只 移除栅极410b。此外，当移除栅极410b及P+扩散部406b两者时，将实现较高的制造 面积节省量。然而，保持P+扩散部406b可有助于保持良好的ESD性能。

使用DMOS晶体管作为浮动二极管234完全不寻常且甚至通常在设计规则中被禁 止。因此，常规设计将在工艺中使用现有二极管。根据各种实施例，如提及的保护电路 违反了此类设计规则以在ESD事件期间受益于GGnDMOS(GGpMOS)能力。为了取得 驱动能力、对称SCR行为及非常紧致结构，另外步骤(使用中心漏极DMOS的漏极到主 体结中的一者作为反向阻塞二极管)根据本文所描述的各种实施例甚至更不明显。

全局串联电阻，换句话来说，HVnMOS装置236及反向阻塞二极管234的电阻是最 小的。硅可控整流器(SCR)行为是为此结构所固有且导致具有良好ESD稳固性的自我保 护单元。此外，可提供正及负ESD事件的对称结构。HVnMOS装置236与反向阻塞二 极管234之间无需路由，可针对所述HVnMOS装置236及所述反向阻塞二极管234两 者提供单一漂移区域，且所述HVnMOS装置236与反向阻塞二极管234之间无需间隔。 此外，此布局导致非常紧致且具成本效益的结构。此结构可与SOI工艺兼容且可通过 SOI制造工艺应用于nDMOS及pDMOS两者。

根据各种实施例可提供下列优势。非常紧致混合ESD保护可由ESD自我保护单元 提供，且可包含主要开路漏极驱动器输出232及反向阻塞二极管234，反向阻塞二极管 234具有最小漏极及针对给定宽度(最小漂移间隔)的反向阻塞二极管234串联电阻。所 述单元针对正ESD事件及负ESD事件两者几乎是对称的。所述保护电路可在具有经充 分界定的DC行为及ESD稳固性的非常具成本效益的单元中非常紧致。

虽然已参考本发明的实例实施例描绘、描述及界定本发明的实施例，但是此类参考 不暗示对本发明的限制且不推断此限制。能够在形式及功能上对所揭示的主题进行大幅 修改、更改及等效，如熟悉所属领域且获益于本发明的技术人员所想到。本发明的所描 绘及所描述的实施例只是实例，且并非为本发明的范围的详尽枚举。