系统级包装模块和系统级包装模块的制造方法

摘要

本发明公开了一种系统级包装模块和系统级包装模块的制造方法。所述系统级包装模块包含非存储芯片、捆绑式存储器及密封包装材料。所述非存储芯片具有多个衬垫。所述捆绑式存储器包含第一存储芯片和第二存储芯片。所述第一存储芯片和所述第二存储芯片并排形成在基板之上，所述第一存储芯片包含第一组衬垫和所述第二存储芯片包含第二组衬垫。所述密封包装材料包装所述非存储芯片和所述捆绑式存储器。所述非存储芯片通过所述多个衬垫、所述第一组衬垫和所述第二组衬垫电耦接所述捆绑式存储器。所述第一组衬垫通过旋转一预定角度或镜像映射对应所述第二组衬垫。因此，所述系统级包装模块具有较佳的功耗和操作效能。

说明书

技术领域

本发明是涉及一种系统级包装模块和系统级包装模块的制造方法，尤其 涉及一种通过重新安排捆绑式存储器内每一存储芯片的多个衬垫的位置，以 使系统级包装模块中的非存储芯片的多个衬垫并不需要较长的引线接合或额 外的重分布层电耦接捆绑式存储器内每一存储芯片的多个衬垫的系统级包装 模块和系统级包装模块的制造方法。

背景技术

请参照图1，图1是说明具有多个存储芯片的晶圆11和存储芯片的放大 结构的示意图，其中晶圆11包含多个称为存储芯片(die)的重复单元。如图1 所示，在晶圆11中，一第一存储芯片121是被隔离于其他存储芯片，以及通 过一划线12和邻近的第二存储芯片122分开。另外，在晶圆11制造完成后， 晶圆11上的多个存储芯片是被多条划线互相隔离，以及多个存储芯片中的每 一存储芯片具有设置在相同位置的多个衬垫。例如，第一存储芯片121具有 设置在第一存储芯片121的上边之上或靠近第一存储芯片121的上边的第一 组衬垫1211，以及第二存储芯片122具有设置在第二存储芯片122的上边之 上或靠近第二存储芯片122的上边的第二组衬垫1221。

一般说来，在晶圆11制造完成后，晶圆11是被切割成多个个别可分离 的存储芯片(例如第一存储芯片121以及第二存储芯片122)。然而有时候需要 结合2个存储芯片成为一捆绑式存储器(bundled memory)13或结合4个存储 芯片成为一捆绑式存储器14。例如每一存储芯片的存储容量和总线宽度为 2Mx32bit，则捆绑式存储器13将有较大的存储容量(4M)和相同的总线宽度 (32bits)，或较大的总线宽度(64bits)和相同的存储容量(2M)。另外，捆绑式存 储器14也将有较大的存储容量(8M)和相同的总线宽度(32bits)，或较大的总线 宽度(128bits)和相同的存储容量(2M)。

当捆绑式存储器13和另一逻辑集成电路(例如非存储器电路，其中所述 非存储器电路包含逻辑基础的半导体工艺电路、射频电路、模拟电路、混合 模式电路等，以及内存包含存储器基础的半导体工艺电路，其中存储器基础 的半导体工艺电路包含动态随机存取存储器(Dynamic Random Access Memory,DRAM)、静态随机存取存储器(Static Random Access Memory, SRAM)、与非门快闪存储器(NAND flash memory)、磁阻随机存取存储器 (Magnetoresistive Random Access Memory,MRAM)、参数随机存取存储器 (Parameter Random Access Memory,PRAM)、电阻式随机存取存储器(Resistive random access memory,RRAM)等，其中美国专利公开号2013/0091315和 2013/0091312已公开存储器电路和逻辑单元互相堆栈的技术特征)互相堆栈， 且包装或密封在一起时，如果逻辑集成电路的主动电路区覆盖住第二组衬垫 1221(或第一组衬垫1211)的部份，则将付出昂贵的代价以电耦接逻辑集成电 路的多个衬垫至第二组衬垫1221(或第一组衬垫1211)被覆盖的部份，也就是 说逻辑集成电路的多个衬垫不是需要较长的引线接合(wire bonding)就是需要 额外的重分布层(Redistribution layer,RDL)以电耦接第二组衬垫1221(或第一 组衬垫1211)被覆盖的部份。另一方面，传统的晶圆切割过程较长、系统级包 装模块(或多芯片包装(Multi-Chip Packaging,MCP))的外型较大以及材料成本 较高。因此，现有技术对于系统级包装模块并不是一个好的选择。

发明内容

本发明的一实施例公开一种系统级包装模块。所述系统级包装模块包含 一非存储芯片、一捆绑式存储器及一密封包装材料。所述非存储芯片具有多 个衬垫。所述捆绑式存储器包含一第一存储芯片和一第二存储芯片，其中所 述第一存储芯片和所述第二存储芯片并排形成在一基板之上，所述第一存储 芯片包含设置在所述第一存储芯片的一边之上或靠近所述第一存储芯片的所 述边的一第一组衬垫，以及所述第二存储芯片包含设置在所述第二存储芯片 的一边之上或靠近所述第二存储芯片的所述边的一第二组衬垫。所述密封包 装材料是用以包装所述非存储芯片和所述捆绑式存储器，其中所述非存储芯 片通过所述多个衬垫、所述第一组衬垫和所述第二组衬垫电耦接所述捆绑式 存储器。所述第一组衬垫通过旋转一预定角度或镜像映射对应所述第二组衬 垫。

本发明的另一实施例公开一种系统级包装模块的制造方法。所述制造方 法包含形成包含一第一存储芯片和一第二存储芯片的一捆绑式存储器，其中 所述第一存储芯片和所述第二存储芯片并排形成在一基板，所述第一存储芯 片包含设置在所述第一存储芯片的一边之上或靠近所述第一存储芯片的所述 边的一第一组衬垫，以及所述第二存储芯片包含设置在所述第二存储芯片的 一边之上或靠近所述第二存储芯片的所述边的一第二组衬垫，其中所述第一 组衬垫通过旋转一预定角度或镜像映射对应所述第二组衬垫。

本发明公开一种系统级包装模块和系统级包装模块的制造方法。所述系 统级包装模块和所述制造方法是通过重新安排一捆绑式存储器内每一存储芯 片的多个衬垫的位置，以使所述捆绑式存储器内每一存储芯片的多个衬垫中 的大部分(或全部)不会被一非存储芯片的主动电路区覆盖。因此，相较于现有 技术，所述系统级包装模块中的非存储芯片的多个衬垫并不需要较长的引线 接合或额外的重分布层电耦接所述捆绑式存储器内每一存储芯片的多个衬 垫，所以本发明所公开的系统级包装模块的系统级延迟时间的总和可被降低， 也就是说本发明所公开的系统级包装模块具有较佳的功耗和操作效能。

附图说明

图1是说明具有多个存储芯片的晶圆和存储芯片的放大结构的示意图。

图2是本发明的第一实施例公开具有多个存储芯片的晶圆以及存储芯片的放 大结构的示意图。

图3是说明第二组衬垫通过旋转角度180°对应第一组衬垫的示意图。

图4是说明第二组衬垫通过旋转角度90°或270°对应第一组衬垫的示意图。

图5是说明第二组衬垫通过镜像映射对应第一组衬垫的示意图。

图6、7是说明非存储芯片堆栈或设置在捆绑式存储器的划线之下的示意图。

图8-11是说明非存储芯片堆栈或设置在捆绑式存储器的划线之上的示意图。

图12是说明捆绑式存储器和非存储芯片是并排设置在密封包装材料内的示 意图。

图13是说明第一存储芯片的第一组衬垫包含至少两列衬垫的示意图。

图14、15是说明非存储芯片的设置位置的示意图。

图16是说明至少一定位标记设置在捆绑式存储器内的划线之上的示意图。

图17是本发明的第二实施例公开一种系统级包装模块的制造方法的流程图。

其中，附图标记说明如下：

11            晶圆

12            划线

13、14        捆绑式存储器

15            非存储芯片

16            定位标记

20            引线

121           第一存储芯片

122           第二存储芯片

1211          第一组衬垫

1221          第二组衬垫

1700-1712     步骤

具体实施方式

请参照图2，图2是本发明的第一实施例公开具有多个存储芯片的一晶 圆11以及存储芯片的放大结构的示意图。如图2所示，晶圆11包含多个重 复可分离的存储芯片(例如第一存储芯片121、第二存储芯片122)，其中晶圆 11内的每一存储芯片是相同的且具有一组衬垫。例如第一存储芯片121具有 第一组衬垫1211以及第二存储芯片122具有第二组衬垫1221。在本发明的 一实施例中，第一存储芯片121和第二存储芯片122是结合在一起形成一捆 绑式存储器(bundled memory)13，以及另外4个可分离的存储芯片是结合在一 起形成一捆绑式存储器14。另外，晶圆11内的每一存储芯片是通过划线和 相邻的其他存储芯片隔开，晶圆11可为一硅基板，以及多个存储芯片可根据 常规半导体工艺形成在晶圆11之上。

如图2所示，一划线12是设置在第一存储芯片121和第二存储芯片122 之间，其中设置第一存储芯片121的第一组衬垫1211的一边不相邻于划线 12以及设置第二存储芯片122的第二组衬垫1221的一边也不相邻于划线12。 如图2所示，晶圆11上的划线可被分成至少二种(一种划线最终会被芯片切 割步骤切割以及另一种划线则不会被芯片切割步骤切割)。例如，划线12将 不会被芯片切割步骤切割(也就是说划线12最终会被保留在第一存储芯片 121和第二存储芯片122之间)。然而，在捆绑式存储器13之外的划线120、 130将会被芯片切割步骤切割。另外，在本发明的另一实施例中，第二存储 芯片122的第二组衬垫1221可通过旋转一预定角度对应第一存储芯片121的 第一组衬垫1211(如图3所示的角度180°或如图4所示的角度90°或270°)。 另外，在本发明的另一实施例中，第二存储芯片122的第二组衬垫1221可通 过镜像映射对应第一存储芯片121的第一组衬垫1211(如图5所示)。

在晶圆11上被切割出来的捆绑式存储器13或捆绑式存储器14可和另一 非存储芯片15(例如一逻辑集成电路)堆栈在一起。例如，非存储芯片15可堆 栈或设置在捆绑式存储器13的划线之下(如图6所示)或捆绑式存储器14的划 线之下(如图7所示)。但在本发明的另一实施例中，非存储芯片15是堆栈或 设置在捆绑式存储器13的划线之上(如图8、9所示)或捆绑式存储器14的划 线之上(如图10、11所示)。非存储芯片15也具有多个衬垫以及当非存储芯片 15堆栈或设置在捆绑式存储器13的划线之下(如图6所示)或捆绑式存储器13 的划线之上(如图8所示)时，非存储芯片15是通过所述多个衬垫、第一组衬 垫1211和第二组衬垫1221电耦接捆绑式存储器13，其中在图6、8中，非 存储芯片15的多个衬垫可通过引线接合(wire bonding)电耦接捆绑式存储器 13的第一组衬垫1211和第二组衬垫1221。然而在图9中，因为非存储芯片 15的多个衬垫的位置是在捆绑式存储器13的第一组衬垫1211和第二组衬垫 1221之上，所以非存储芯片15的多个衬垫可通过覆晶接合(flip chip bonding) 电耦接捆绑式存储器13的第一组衬垫1211和第二组衬垫1221。另外，捆绑 式存储器14和非存储芯片15的电耦接方式与捆绑式存储器13和非存储芯片 15的电耦接方式相同，在此不再赘述。

在非存储芯片15和捆绑式存储器13或捆绑式存储器14电耦接后，一密 封包装材料可用以包装非存储芯片15和捆绑式存储器13或非存储芯片15和 捆绑式存储器14。因为捆绑式存储器13可通过图3-5重新安排第一存储芯片 121的第一组衬垫1211和第二存储芯片122的第二组衬垫1221的位置，所 以第一组衬垫1211和第二组衬垫1221中的大部分(或全部)将不会被非存储芯 片15的主动电路区覆盖，也就是说相较于现有技术，非存储芯片15的多个 衬垫并不需要较长的引线接合或额外的重分布层电耦接第一组衬垫1211和 第二组衬垫1221。

另外，在本发明的另一实施例中，捆绑式存储器13和非存储芯片15是 并排设置在密封包装材料内(如图12所示)。如图12所示，非存储芯片15的 多个衬垫可通过引线接合(例如引线20)电耦接捆绑式存储器13的第一组衬垫 1211和第二组衬垫1221。

另外，在本发明的另一实施例中，第一存储芯片121的第一组衬垫1211 可包含至少两列衬垫(如图13所示)。另外，第二存储芯片122的第二组衬垫 1221也可包含至少两列衬垫或一列衬垫。因此，当捆绑式存储器13内的第 一组衬垫1211和第二组衬垫1221包含至少两列衬垫时，非存储芯片15将设 置在如图14所示的位置。同理，当捆绑式存储器14内的至少一存储芯片的 多个衬垫包含至少两列衬垫时，非存储芯片15将设置在如图15所示的位置。

另外，在本发明的另一实施例中，至少一定位标记16可设置在捆绑式存 储器13或捆绑式存储器14内的划线之上(如图16所示)。例如，一定位标记 16是设置在捆绑式存储器13的划线12上，以及定位标记16是设置在捆绑 式存储器14的划线上，其中捆绑式存储器13的定位标记16对应一预定的方 位，以及捆绑式存储器14的定位标记16也对应所述预定的方位。如此，至 少一定位标记16是用以警示一操作者不要切割设置至少一定位标记16的划 线。

另外，本发明的捆绑式存储器并不受限于由两个可分离的存储芯片和四 个可分离的存储芯片组成，也就是说本发明的捆绑式存储器可由多个可分离 的存储芯片组成。另外，本发明的捆绑式存储器也不受限于仅和一非存储芯 片互相堆栈或并排在一起包装，也就是说本发明的捆绑式存储器可和至少一 非存储芯片互相堆栈或并排在一起包装。

请参照图2-12、图16和图17，图17是本发明的第二实施例公开一种系 统级包装模块的制造方法的流程图。图17的制造方法是利用图2的晶圆11、 划线12、第一存储芯片121、第一组衬垫1211、第二存储芯片122、第二组 衬垫1221、捆绑式存储器13和捆绑式存储器14说明，详细步骤如下：

步骤1700：开始；

步骤1702：提供一基板；

步骤1704：形成包含第一存储芯片121和第二存储芯片122的捆绑式存储 器13在所述基板之上；

步骤1706：提供具有多个衬垫的非存储芯片15；

步骤1708：通过非存储芯片15的多个衬垫、第一存储芯片121的第一组 衬垫1211和第二存储芯片122的第二组衬垫1221电耦接非存 储芯片15和捆绑式存储器13；

步骤1710：包装非存储芯片15和捆绑式存储器13在所述密封包装材料之 内；

步骤1712：结束。

在步骤1702中，如图2所示，所述基板是晶圆11，且晶圆11可为一硅 基板。在步骤1704中，第一存储芯片121和第二存储芯片122是并排在一起 形成捆绑式存储器13，其中划线12是设置在第一存储芯片121和第二存储 芯片122之间，设置第一存储芯片121的第一组衬垫1211的所述边不相邻于 划线12，以及设置第二存储芯片122的第二组衬垫1221的所述边也不相邻 于划线12。另外，在本发明的另一实施例中，第二存储芯片122的第二组衬 垫1221可通过旋转预定角度对应第一存储芯片121的第一组衬垫1211(如图 3所示的角度180°或如图4所示的角度90°或270°)。另外，在本发明的 另一实施例中，第二存储芯片122的第二组衬垫1221可通过镜像映射对应第 一存储芯片121的第一组衬垫1211(如图5所示)。

在步骤1708中，非存储芯片15可堆栈或设置在捆绑式存储器13的划线 之下(如图6所示)或捆绑式存储器14的划线之下(如图7所示)。但在本发明 的另一实施例中，非存储芯片15是堆栈或设置在捆绑式存储器13的划线之 上(如图8、9所示)或捆绑式存储器14的划线之上(如图10、11所示)。非存 储芯片15也具有多个衬垫以及当非存储芯片15堆栈或设置在捆绑式存储器 13的划线之下(如图6所示)或捆绑式存储器13的划线之上(如图8所示)时， 非存储芯片15是通过所述多个衬垫、第一组衬垫1211和第二组衬垫1221电 耦接捆绑式存储器13，其中在图6、8中，非存储芯片15的多个衬垫可通过 引线接合电耦接捆绑式存储器13的第一组衬垫1211和第二组衬垫1221。然 而在图9中，因为非存储芯片15的多个衬垫的位置是在捆绑式存储器13的 第一组衬垫1211和第二组衬垫1221之上，所以非存储芯片15的多个衬垫可 通过覆晶接合电耦接捆绑式存储器13的第一组衬垫1211和第二组衬垫1221。

在步骤1710中，在非存储芯片15和捆绑式存储器13或捆绑式存储器 14电耦接后，所述密封包装材料可用以包装非存储芯片15和捆绑式存储器 13或非存储芯片15和捆绑式存储器14。因为捆绑式存储器13可通过图3-5 重新安排第一存储芯片121的第一组衬垫1211和第二存储芯片122的第二组 衬垫1221的位置，所以第一组衬垫1211和第二组衬垫1221中的大部分(或 全部)将不会被非存储芯片15的主动电路区覆盖，也就是说相较于现有技术， 非存储芯片15的多个衬垫并不需要较长的引线接合或额外的重分布层电耦 接第一组衬垫1211和第二组衬垫1221。

另外，在本发明的另一实施例中，捆绑式存储器13和非存储芯片15是 并排设置在密封包装材料内(如图12所示)。因此，如图12所示，非存储芯片 15的多个衬垫可通过引线接合(例如引线20)电耦接捆绑式存储器13的第一组 衬垫1211和第二组衬垫1221。

另外，在本发明的另一实施例中，至少一定位标记16可设置在捆绑式存 储器13或捆绑式存储器14内的划线之上(如图16所示)。如此，至少一定位 标记16是用以警示操作者不要切割设置至少一定位标记16的划线。

综上所述，本发明所公开的系统级包装模块和系统级包装模块的制造方 法是通过重新安排捆绑式存储器内每一存储芯片的多个衬垫的位置，以使捆 绑式存储器内每一存储芯片的多个衬垫中的大部分(或全部)不会被非存储芯 片的主动电路区覆盖。因此，相较于现有技术，系统级包装模块中的非存储 芯片的多个衬垫并不需要较长的引线接合或额外的重分布层电耦接捆绑式存 储器内每一存储芯片的多个衬垫，所以本发明所公开的系统级包装模块的系 统级延迟时间的总和可被降低，也就是说本发明所公开的系统级包装模块具 有较佳的功耗和操作效能。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本 领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和 原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护 范围之内。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改 进等，均应包含在本发明的保护范围之内。