片上开关逐级控制电路及方法、片上信号管脚驱动电路

摘要

本发明提供一种片上开关逐级控制电路及方法、片上信号管脚驱动电路，所述片上开关逐级控制电路至少包括：开关管模块，所述开关管模块至少包括n级并联连接的开关管；控制端驱动模块，所述控制端驱动模块至少包括n级驱动器，各级驱动器的输出端分别与各级开关管的控制端相连，用于驱动各级开关管；延时链，所述延时链至少包括n-1级串联连接的延时模块，其中第一级延时模块的输入端与第一级驱动器的输入端共同接入一控制逻辑输入信号，且第n-1级延时模块的输出端与第n级驱动器的输入端相连。本发明的片上开关逐级控制电路，能够有效减小电流变化率，且在同样减小电流变化率的前提下，具有最短的导通或关断过程，使开关速度能够最大化。

说明书

技术领域

本发明涉及大规模集成电路设计技术领域，特别是涉及一种片上开关逐级控制电路及方 法、片上信号管脚驱动电路。

背景技术

随着现代芯片集成度的提高，同一块芯片上有越来越多的信号管脚需要驱动。这些信号 管脚所要驱动的负载可能各不相同，例如普通CMOS数字信号管脚驱动的是电容，开关电源 信号管脚驱动的是电感，高速接口DDR信号管脚驱动的是电阻性负载的传输线。但无论是哪 一类负载，其输出级开关控制电路在本质上要完成的功能都是让电流在信号管脚与电源线或 地线之间快速切换。而所有这些电流开关都会面临一个共同的问题，就是对芯片内的电源线 (或地线)的扰动。

如图1所示，芯片的管脚在物理上一般是通过压焊线以及封装管脚线与芯片外的导线相 连，电源线(或地线)也是如此。压焊线和封装管脚线会在芯片内VDD(或GND)与芯片 外的电源线(或地线)之间引入寄生的自感LVDD(或LGND)，该自感值大小与封装形式、 压焊线和管脚的物理尺寸相关，常见的在1～10nH左右。当该自感中通过的电流剧烈变化时， 即使芯片外部是理想的稳定的电源线(或地线)，芯片内VDD(或GND)电位也会在自感 电动势的作用下产生大幅扰动。这种扰动通常会对芯片上其它的敏感电路产生较大干扰，严 重时可能导致意想不到的功能错误，从而降低芯片的整体性能。

我们可以根据自感电动势简单估算一下瞬间扰动电压的幅度，采用以下公式(1)：

$E=L·\frac{\mathrm{dI}}{\mathrm{dt}}---\left(1\right)$

假设寄生自感L＝10nH，其通过的电流在1ns时间内增加到100mA，即电流变化率 则瞬间叠加在芯片内VDD(或GND)上的自感电动势 假如输出电流很大或是有多个管脚同时在输出，这种扰动的幅 度还将会更加严重。从公式(1)我们也可以看出有两个途径可以降低自感电动势的干扰：一 是减小寄生自感，二是减小电流变化率。前者需要选用更小的封装，分配更多的管脚给电源 线和地线，但是对于系统芯片来说这意味着更高的封装成本；而后者才是实际电路解决办法 的核心目标。

现有的技术一般都是通过延缓开关管控制端信号的斜率来减小电流变化率。如图2所示 是一个利用RC延时的办法来延缓控制端电压VG的片上开关控制电路。图3是开关管M在 导通和关断过程中各处电压电流随着时间t变化的示意图。当控制逻辑输入信号IN从“0” 跳变到“1”时，表示要让开关管M从关断变成导通；驱动模块DRV将逻辑信号“1”转化 为开关管M所需的电源电压VDD，然后控制端电压VG在RC延时的作用下逐渐从0V上升 到VDD；由于RC延时的波形使电压上升的速率越来越慢，所以开关管M的电流ID在导通 后(控制端电压VG超过开启电压VON)也是上升的越来越慢；等控制端电压VG经较长的 延时到达电源电压VDD以后，电流ID才达到完全导通电流ION。当控制逻辑输入信号IN 从“1”跳变到“0”时，表示要让开关管M从导通变成关断；驱动模块DRV将逻辑信号“0” 转化为开关管M所需的电压0V，然后控制端电压VG在RC延时的作用下逐渐从电源电压 VDD下降到0V；由于RC延时的波形使电压下降的速率越来越慢，开关管M的电流ID也 是下降的速率越来越慢；当控制端电压VG低过VON时，电流ID为0，但控制端电压VG 仍需要经过较长延时从VON降到0V，到达完全关断状态。

从以上导通和关断过程的分析可以看出，电流变化率的峰值总是出现在刚开始导通和开 始关断的时刻，为了减小电流变化率就必须降低控制端电压VG开始上升或下降的初始速率。 但是由于RC延时的效果是控制端电压VG的速率越来越慢，所以控制端电压VG在上升或 下降的末期需要很长的延时才能到达电源电压VDD或0V。从减小电流变化率的效果来衡量， 这段延时并没有作用于峰值的时刻，只是白白增加了导通或关断过程的时间，降低了开关速 度。这正是现有技术的最大缺点。

因此，现在亟需一种既能有效减小电流变化率又能保持较快开关速度的开关控制方法， 以降低自感电动势的干扰，提高芯片的整体性能。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种片上开关逐级控制电路及方 法、片上信号管脚驱动电路，用于解决现有技术中无法有效减小电流变化率，从而无法降低 自感电动势的干扰，反而增加了导通或关断过程的时间，导致开关速度降低的问题。

为实现上述目的及其他相关目的，本发明提供一种片上开关逐级控制电路，其中，所述 片上开关逐级控制电路至少包括：

开关管模块，所述开关管模块至少包括n级并联连接的开关管；

控制端驱动模块，所述控制端驱动模块至少包括n级驱动器，各级驱动器的输出端分别 与各级开关管的控制端相连，用于驱动各级开关管；

延时链，所述延时链至少包括n-1级串联连接的延时模块，其中第一级延时模块的输入 端与第一级驱动器的输入端共同接入一控制逻辑输入信号，且第n-1级延时模块的输出端与 第n级驱动器的输入端相连，用于根据所述控制逻辑输入信号和各级延时模块的延时时间逐 级控制所述驱动器，以逐级驱动所述开关管导通或关断；

其中，n为大于等于2的自然数。

优选地，各级延时模块具有相同或不同的延时时间，且各级延时模块的延时时间均小于 各级驱动器驱动的各级开关管的控制端电压的上升时间或下降时间。

优选地，所述开关管为NMOS晶体管或者PMOS晶体管。

优选地，所述驱动器至少包括两级串联连接的CMOS反相器。

优选地，所述延时模块至少包括两级串联连接的CMOS反相器。

本发明还提供一种片上信号管脚驱动电路，用于驱动负载，其中，所述片上信号管脚驱 动电路至少包括：

如上所述的片上开关逐级控制电路。

优选地，所述片上信号管脚驱动电路还包括：地线寄生自感；所述地线寄生自感的一端 与所述片上开关逐级控制电路相连，所述地线寄生自感的另一端接地或者电源电压。

本发明还提供一种片上开关逐级控制方法，其中，所述片上开关逐级控制方法采用如上 所述的片上开关逐级控制电路，其至少包括如下步骤：

设置各级驱动器，使各级驱动器驱动的各级开关管的控制端电压的上升时间或下降时间 满足需求；

设置各级延时模块，使各级延时模块的延时时间均小于各级驱动器驱动的各级开关管的 控制端电压的上升时间或下降时间；

根据所述控制逻辑输入信号和各级延时模块的延时时间逐级控制所述驱动器，以逐级驱 动所述开关管导通或关断。

优选地，根据所述控制逻辑输入信号和各级延时模块的延时时间逐级控制所述驱动器， 以逐级驱动所述开关管导通或关断，具体方法为：

在所述控制逻辑输入信号从低电平跳变为高电平时，所述控制逻辑输入信号控制第一级 驱动器，以驱动第一级开关管，使所述第一级开关管的控制端电压从零上升到电源电压，从 而使所述第一级开关管导通；

在所述控制逻辑输入信号控制第一级驱动器的同时，所述控制逻辑输入信号还进入第一 级延时模块，经过所述第一级延时模块的延时时间后，所述第一级延时模块输出第一级延时 控制信号，所述第一级延时控制信号控制第二级驱动器，以驱动第二级开关管，使所述第二 级开关管的控制端电压从零上升到电源电压，从而使所述第二级开关管导通；

以此逐级控制，在所述第n-2级延时控制信号控制第n-1级驱动器的同时，所述第n-2级 延时控制信号还进入第n-1级延时模块，经过所述第n-1级延时模块的延时时间后，所述第 n-1级延时模块输出第n-1级延时控制信号，所述第n-1级延时控制信号控制第n级驱动器， 以驱动第n级开关管，使所述第n级开关管的控制端电压从零上升到电源电压，从而使所述 第n级开关管导通，完成片上开关的逐级导通。

优选地，根据所述控制逻辑输入信号和各级延时模块的延时时间逐级控制所述驱动器， 以逐级驱动所述开关管导通或关断，具体方法为：

在所述控制逻辑输入信号从高电平跳变为低电平时，所述控制逻辑输入信号控制第一级 驱动器，以驱动第一级开关管，使所述第一级开关管的控制端电压从电源电压下降到零，从 而使所述第一级开关管关断；

在所述控制逻辑输入信号控制第一级驱动器的同时，所述控制逻辑输入信号还进入第一 级延时模块，经过所述第一级延时模块的延时时间后，所述第一级延时模块输出第一级延时 控制信号，所述第一级延时控制信号控制第二级驱动器，以驱动第二级开关管，使所述第二 级开关管的控制端电压从电源电压下降到零，从而使所述第二级开关管关断；

以此逐级控制，在所述第n-2级延时控制信号控制第n-1级驱动器的同时，所述第n-2级 延时控制信号还进入第n-1级延时模块，经过所述第n-1级延时模块的延时时间后，所述第 n-1级延时模块输出第n-1级延时控制信号，所述第n-1级延时控制信号控制第n级驱动器， 以驱动第n级开关管，使所述第n级开关管的控制端电压从电源电压下降到零，从而使所述 第n级开关管关断，完成片上开关的逐级关断。

如上所述，本发明的片上开关逐级控制电路及方法、片上信号管脚驱动电路，具有以下 有益效果：

本发明的片上开关逐级控制电路，采用由多级开关管构成的开关管模块，并采用延时链 的延时效果逐级控制这些开关管，能够有效减小电流变化率，且在同样减小电流变化率的前 提下，具有最短的导通或关断过程，使开关速度能够最大化。

本发明的片上信号管脚驱动电路，采用上述的片上开关逐级控制电路，能够使电流变化 率有效减小，同时使电流在信号管脚与电源线或地线之间切换的速度加快，从而大大降低电 流开关对芯片上电源线和地线的干扰。

本发明的片上开关逐级控制方法，通过逐级导通或关断多级开关管的方法，使得开关管 模块中通过的总体电流随时间呈线性上升或下降，更均匀有效的降低了电流变化率；相对于 现有的RC延时控制开关的方法，开关过程的时间大为缩短；在同样开关速度的情况下，更 加有效的降低了大电流开关过程中对芯片上电源线和地线的干扰，提高了芯片的整体性能。

附图说明

图1显示为本发明现有技术中的芯片上信号管脚驱动电路的示意图。

图2显示为本发明现有技术中的利用RC延时的片上开关控制电路的示意图。

图3显示为图2中的开关管在导通和关断过程中各处电压电流随时间变化的示意图。

图4显示为本发明第一实施例的片上开关逐级控制电路的示意图。

图5显示为本发明第一实施例的片上开关逐级控制电路中各级开关管在导通和关断过程 中各处电压电流随时间变化的示意图。

图6显示为本发明第一实施例的片上开关逐级控制电路中驱动器的示意图。

图7显示为本发明第一实施例的片上开关逐级控制电路中延时模块的示意图。

图8显示为本发明第二实施例的片上信号管脚驱动电路的示意图。

图9显示为本发明第三实施例的片上开关逐级控制方法的流程示意图。

图10显示为图2的电路仿真结果示意图。

图11显示为图4的电路仿真结果示意图。

元件标号说明

1                                  开关管模块

2                                  控制端驱动模块

3                                  延时链

MP                                 P型开关管

PDRV                               P型开关管的驱动模块

MN                                 N型开关管

NDRV                               N型开关管的驱动模块

VDD                                电源线/电源电压

GND                                地线

Z                                  负载

LVDD                               VDD管脚寄生自感

LSIGNAL                            信号管脚寄生自感

LGND                               GND管脚寄生自感

M、M₁～M_n                          开关管

G、G₁～G_n                          开关管的控制端

D                                  开关管的漏极

S                                  开关管的源极

VG、VG₁～VG_n                       开关管的控制端电压

DRV、DRV₁～DRV_n                    驱动模块

IN                                 控制逻辑输入信号

ID                                 流入开关管漏极的总电流

ION                                完全导通电流

VON                                开关管的开启电压

TD₁～TD_n-1                         延时模块

IN₁～IN_n-1:                        延时控制信号

MP1～MP4                           PMOS晶体管

MN1～MN4                           NMOS晶体管

S1～S3、S301～S303、S301’～S303’ 步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露 的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加 以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精 神下进行各种修饰或改变。

请参阅图4，本发明第一实施例涉及一种片上开关逐级控制电路。需要说明的是，本实 施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关 的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数 量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本实施例的片上开关逐级控制电路至少包括：

开关管模块1，开关管模块1至少包括n级并联连接的开关管。

控制端驱动模块2，控制端驱动模块2至少包括n级驱动器，各级驱动器的输出端分别 与各级开关管的控制端相连，用于驱动各级开关管。

延时链3，延时链3至少包括n-1级串联连接的延时模块，其中第一级延时模块的输入端 与第一级驱动器的输入端共同接入一控制逻辑输入信号，且第n-1级延时模块的输出端与第n 级驱动器的输入端相连，用于根据控制逻辑输入信号和各级延时模块的延时时间逐级控制驱 动器，以逐级驱动开关管导通或关断。

其中，n为大于等于2的自然数。

在本实施例中，各级延时模块具有相同或不同的延时时间，且各级延时模块的延时时间 均小于各级驱动器驱动的各级开关管的控制端电压的上升时间或下降时间。

此外，开关管M₁～M_n可以是任何类型的能够切换电流的开关管，例如NMOS晶体管、PMOS 晶体管或者其他晶体管，且各开关管的尺寸可以相同也可以不同。在本实施例中，开关管 M₁～M_n均为NMOS晶体管。

请继续参阅图4。本实施例中的开关管模块1，将如图2所示的现有技术中的开关管M拆 分为n个小的开关管M₁～M_n，并将它们联在电流通路上，从而形成n级开关管。相应的，本实 施例中的控制端驱动模块2，将如图2所示的现有技术中开关管M的控制端驱动器DRV分为 与开关管M₁～M_n对应的小的驱动器DRV₁～DRV_n，从而形成n级驱动器，用于分别驱动开关管 M₁～M_n的控制端G₁～G_n。另外，n-1个延时模块TD₁～TD_n-1串联构成一个延时链3，从而形成n-1 级延时模块；控制逻辑输入信号IN既接入第一级驱动器DRV₁，又接入第一级延时模块TD₁； 且各级延时模块输出的延时控制信号IN₁～IN_n-1既作为下一级延时模块的输入，又分别连到驱 动模块DRV₂～DRV_n作为逻辑输入。

本实施例的工作原理如下：

请参阅图5，当控制逻辑输入信号IN从低电平“0”跳变到高电平“1”时，延时链3中 的延时模块TD₁～TD_n-1输出的延时控制信号IN₁～IN_n-1，按其各自的延时时间td₁～td_n-1间隔也逐级 从低电平“0”跳变到高电平“1”。相应的，驱动模块DRV₁～DRV_n也按延时时间td₁～td_n-1间 隔逐级让其各自的输出电压，也即开关管M₁～M_n的控制端电压VG₁～VG_n从0V上升到电源电压 VDD，从而将开关管M₁～M_n按延时时间td₁～td_n-1间隔逐个导通。于是开关管模块1中通过的总 体电流随着导通的开关管数量增加呈线性上升，直到到达完全导通电流ION。

请继续参阅图5，当控制逻辑输入信号IN从高电平“1”跳变到低电平“0”时，延时链3 中的延时模块TD₁～TD_n-1输出的延时控制信号IN₁～IN_n-1，按其各自的延时时间td₁～td_n-1间隔也逐 级从高电平“1”跳变到低电平“0”。相应的，驱动模块DRV₁～DRV_n也按延时时间td₁～td_n-1间 隔逐级让其各自的输出电压，也即开关管M₁～M_n的控制端电压V_G1～V_Gn从电源电压VDD下降 到0V，从而将开关管M₁～M_n按延时时间td₁～td_n-1间隔逐个关断。于是开关管模块1通过的总 体电流随着导通的开关管数量减少呈线性下降，直到到达完全关断电流0。

从以上导通和关断过程的分析不难发现，开关管模块1中通过的总体电流正比于已经导 通的开关管数量，即正比于已经经过的延时链3的延时。在级数n足够多，延时模块TD₁～TD_n-1的延时时间td₁～td_n-1均小于开关管M₁～M_n的控制端电压V_G1～V_Gn的上升时间或下降时间的情况 下，电流ID波形近似为随时间线性增加的直线，电流变化率dI/dt近似平滑地维持在一个较低 值，达到了有效减缓电流变化率的目的。另外，控制端电压V_G1～V_Gn都随着电流ID到达ION(或 0)而到达终点VDD(或0V)，没有像现有技术中RC延时那样出现额外的延时。所以，在同 样减小电流变化率的前提下，本实施例的片上开关逐级控制电路具有最短的导通或关断过程， 使开关速度能够最大化。

此外，在本实施例中，每级驱动器均包括两级串联连接的CMOS反相器。如图6所示， 第一级CMOS反相器由第一PMOS晶体管MP1和第一NMOS晶体管MN1构成，第二级 CMOS反相器由第二PMOS晶体管MP2和第二NMOS晶体管MN2构成，第一级CMOS反 相器的输出作为第二级CMOS反相器的输入。由于输入第一级CMOS的的逻辑电平正好为 开关管控制端所需的电压VDD，所以不需要其它逻辑电平转换电路。第一PMOS晶体管MP1、 第一NMOS晶体管MN1、第二PMOS晶体管MP2和第二NMOS晶体管MN2的具体尺寸需 要根据开关管控制端电压的上升时间或下降时间的要求来调整。当然，在其他的实施例中， 每级驱动器也可以根据开关管类型的不同而采用其他能够实现驱动功能的等效驱动电路，而 非仅限定为两级CMOS反相器。

此外，在本实施例中，每级延时模块均包括两级串联连接的CMOS反相器，利用的就是 CMOS反向器的门级延时。如图7所示，第一级CMOS反相器由第三PMOS晶体管MP3和 第三NMOS晶体管MN3构成，第二级CMOS反相器由第四PMOS晶体管MP4和第四NMOS 晶体管MN4构成，第一级CMOS反相器的输出作为第二级CMOS反相器的输入。第三PMOS 晶体管MP3、第三NMOS晶体管MN3、第四PMOS晶体管MP4和第四NMOS晶体管MN4 的具体尺寸需要根据各级延时模块所需的延时时间来调整。当然，在其他的实施例中，每级 延时模块也可以根据控制端驱动模块2中每级驱动器所需要的逻辑电平，而采用其他能够提 供低电平“0”或者高电平“1”的等效延时电路，而非仅限定为两级CMOS反相器。

值得一提的是，本实施方式中所涉及到的各模块均为逻辑模块，在实际应用中，一个逻 辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组 合实现。此外，为了突出本发明的创新部分，本实施方式中并没有将与解决本发明所提出的 技术问题关系不太密切的单元引入，但这并不表明本实施方式中不存在其它的单元。

请参阅图8，本发明第二实施例涉及一种片上信号管脚驱动电路，用于驱动负载Z，其中， 片上信号管脚驱动电路至少包括：本发明第一实施例所涉及的片上开关逐级控制电路。需要 说明的是，第一实施例中提到的相关技术细节在本实施例中依然有效，为了减少重复，这里 不再赘述。

此外，本实施例的片上信号管脚驱动电路还包括：寄生自感。该寄生自感的一端与第一 实施例所涉及的片上开关逐级控制电路相连，该寄生自感的另一端接地或者电源电压。其中， 该寄生自感的另一端根据开关管的类型选择接地或者电源电压。

具体地说，若开关管M₁～M_n均为NMOS晶体管，本实施例中的寄生自感为GND管脚寄生 自感LGND，请继续参与图8，该GND管脚寄生自感LGND的一端与第一实施例所涉及的片上 开关逐级控制电路相连，该GND管脚寄生自感LGND的另一端接地GND。若开关管M₁～M_n均 为PMOS晶体管，本实施例中的寄生自感为VDD管脚寄生自感LVDD，该VDD管脚寄生自感 LVDD的一端与第一实施例所涉及的片上开关逐级控制电路相连，该VDD管脚寄生自感 LVDD的另一端接电源电压VDD。

本实施例的片上信号管脚驱动电路，采用第一实施例所涉及的片上开关逐级控制电路， 能够使电流变化率有效减小，同时使电流在信号管脚与电源线或地线之间切换的速度加快， 从而大大降低电流开关对芯片上电源线和地线的干扰。

本发明第三实施例涉及一种片上开关逐级控制方法，采用本发明第一实施例所涉及的片 上开关逐级控制电路，具体流程如图9所示。需要说明的是，第一实施例中提到的相关技术 细节在本实施例中依然有效，为了减少重复，这里不再赘述。

本实施例的片上开关逐级控制方法至少包括如下步骤：

步骤S1，设置各级驱动器，使各级驱动器驱动的各级开关管的控制端电压的上升时间或 下降时间满足需求。

步骤S2，设置各级延时模块，使各级延时模块的延时时间均小于各级驱动器驱动的各级 开关管的控制端电压的上升时间或下降时间。

步骤S3，根据控制逻辑输入信号和各级延时模块的延时时间逐级控制驱动器，以逐级驱 动开关管导通或关断。

在本实施例的步骤S3中，具体方法为：

步骤S301，在控制逻辑输入信号从低电平跳变为高电平时，控制逻辑输入信号控制第一 级驱动器，以驱动第一级开关管，使第一级开关管的控制端电压从零上升到电源电压，从而 使第一级开关管导通。

步骤S302，在控制逻辑输入信号控制第一级驱动器的同时，控制逻辑输入信号还进入第 一级延时模块，经过第一级延时模块的延时时间后，第一级延时模块输出第一级延时控制信 号，第一级延时控制信号控制第二级驱动器，以驱动第二级开关管，使第二级开关管的控制 端电压从零上升到电源电压，从而使第二级开关管导通。

步骤S303，以此逐级控制，在第n-2级延时控制信号控制第n-1级驱动器的同时，第n-2 级延时控制信号还进入第n-1级延时模块，经过第n-1级延时模块的延时时间后，第n-1级延 时模块输出第n-1级延时控制信号，第n-1级延时控制信号控制第n级驱动器，以驱动第n 级开关管，使第n级开关管的控制端电压从零上升到电源电压，从而使第n级开关管导通， 完成片上开关的逐级导通。

在本实施例的步骤S3中，具体方法还可以为：

步骤S303’，在控制逻辑输入信号从高电平跳变为低电平时，控制逻辑输入信号控制第 一级驱动器，以驱动第一级开关管，使第一级开关管的控制端电压从电源电压下降到零，从 而使第一级开关管关断。

步骤S303’，在控制逻辑输入信号控制第一级驱动器的同时，控制逻辑输入信号还进入 第一级延时模块，经过第一级延时模块的延时时间后，第一级延时模块输出第一级延时控制 信号，第一级延时控制信号控制第二级驱动器，以驱动第二级开关管，使第二级开关管的控 制端电压从电源电压下降到零，从而使第二级开关管关断。

步骤S303’，以此逐级控制，在第n-2级延时控制信号控制第n-1级驱动器的同时，第 n-2级延时控制信号还进入第n-1级延时模块，经过第n-1级延时模块的延时时间后，第n-1 级延时模块输出第n-1级延时控制信号，第n-1级延时控制信号控制第n级驱动器，以驱动 第n级开关管，使第n级开关管的控制端电压从电源电压下降到零，从而使第n级开关管关 断，完成片上开关的逐级关断。

现在对如图2所示的现有技术中利用RC延时的片上开关控制电路，以及本实施例所采 用的片上开关逐级控制电路，在以下条件下进行了电路仿真：n＝20，电源电压VDD＝2.5V， 负载Z＝12.5Ω，完全导通电流ION＝100mA，GND管脚寄生自感LGND＝10nH。

仿真结果分别如图10和图11所示。

对比两者不难发现，同样是完成100mA电流的切换，图10中从控制逻辑输入信号IN的 电平开始跳变，到控制端G到达最终稳态，所需时间为～15ns；而图11中从控制逻辑输入信号 IN的电平开始跳变，到控制端G₂₀到达最终稳态，所需时间为～7.5ns，后者只有前者的50％。 另一方面，图10中片上GND扰动电压峰值为～300mV，而图11中片上GND扰动电压峰值为 ～200mV，后者也只有前者的66％。

由此可见，本实施例的片上开关逐级控制方法，通过逐级导通或关断多级开关管的方法， 使得开关管模块1中的总体电流随时间呈线性上升或下降，更均匀有效的降低了电流变化率； 相对于现有的RC延时控制开关的方法，开关过程的时间大为缩短；在同样开关速度的情况 下，更加有效的降低了大电流开关过程中对芯片上电源线和地线的干扰，提高了芯片的整体 性能。

综上所述，本发明的片上开关逐级控制电路，采用由多级开关管构成的开关管模块，并 采用延时链的延时效果逐级控制这些开关管，能够有效减小电流变化率，且在同样减小电流 变化率的前提下，具有最短的导通或关断过程，使开关速度能够最大化。

本发明的片上信号管脚驱动电路，采用上述的片上开关逐级控制电路，能够使电流变化 率有效减小，同时使电流在信号管脚与电源线或地线之间切换的速度加快，从而大大降低电 流开关对芯片上电源线和地线的干扰。

本发明的片上开关逐级控制方法，通过逐级导通或关断多级开关管的方法，使得开关管 模块中通过的总体电流随时间呈线性上升或下降，更均匀有效的降低了电流变化率；相对于 现有的RC延时控制开关的方法，开关过程的时间大为缩短；在同样开关速度的情况下，更 加有效的降低了大电流开关过程中对芯片上电源线和地线的干扰，提高了芯片的整体性能。 所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技 术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡 所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等 效修饰或改变，仍应由本发明的权利要求所涵盖。