4H-SiC PIN紫外光电二极管一维阵列芯片及其制备方法

摘要

4H-SiC PIN紫外光电二极管一维阵列芯片及其制备方法，涉及光电二极管阵列芯片。芯片具有1×128像素，由128个SiC PIN单管沿一维直线排列而成，每个单管均设有n+型SiC衬底，在衬底上依次外延生长n-型层、p-型层和p+型层，芯片表面生长氧化硅的钝化膜，在p+型层上设有p型电极，在p型电极上沉积Ti/Au作为焊盘接触金属，在n+型衬底的背面设有n型电极。在外延片上刻蚀出台面结构作为各单管的光敏面；热氧化生长氧化硅钝化层；将p+型层上的氧化层光刻窗口，去除重掺杂n+型衬底上的氧化层，沉积n型电极金属；将p型和n型电极金属退火与外延片形成欧姆接触；在p型欧姆接触电极沉积金属以制备焊盘。

说明书

技术领域

本发明涉及一种半导体光电二极管阵列芯片，特别是涉及一种4H-SiC(碳化硅)PIN紫外光电二极管一维阵列芯片及其制备方法。 

背景技术

SiC作为第三代宽带隙半导体的代表之一，具有较高的临界击穿电场、较高的热传导率、较高的载流子饱和速率以及较小的各向异性等特性，因而，在半导体器件制备领域有着广泛的应用前景。采用SiC材料制备的紫外光电探测器由于具有极高的军事和民用价值，正逐渐成为近年来国际上光电探测领域研究的热点，世界各国也相继报道了SiC紫外光电器件的成功研制，包括肖特基、M-S-M、PIN以及雪崩等结构的光电探测器。基于SiC紫外光电探测器单管的成功研制，并随着SiC材料生长质量的不断提高以及器件制备工艺的逐步完善，世界各国的研究人员开始投入SiC紫外光电探测器阵列的研究工作。如2003年，F.Yan等人(F.Yan,C.Qin,J.H.Zhao,M.Bush,G.Olsen,B.K.Ng,J.P.R.David,R.C.Tozer,and M.Weiner.Solid-State Electronics.2003,47:241–245)报道了4H-SiC雪崩光电二极管一维阵列的研制，该阵列具有1×40象素，其中只有一个不良像素点，因此该一维阵列具备了一定的探测能力。2008年，J.H.Zhao课题组(J.Hu,X.B.Xin,C.L.Joseph,X.Q.Li,and J.H.Zhao.IEEE Photon.Technol.Lett.2008,20:2030–2032)报道了1×16Pt/4H-SiC肖特基一维阵列探测器，该器件可实现从7.5nm到400nm紫外波段的信号探测，并具备一定的分辨率。 

发明内容

本发明的目的是提供一种4H-SiC PIN紫外光电二极管一维阵列芯片及其制备方法。 

本发明所述4H-SiC PIN紫外光电二极管一维阵列芯片具有1×128像素，即由128个SiC PIN单管(单元)沿一维直线排列而成，其中每个单管均设有n⁺型SiC衬底，在衬底上从下至上依次外延生长n^-型层、p^-型层和p⁺型层，芯片表面通过热氧化生长一层氧化硅的钝化膜，在p⁺型层上设有p型电极，在p型电极上沉积Ti/Au作为焊盘接触金属，在n⁺型衬底的背面设有n型电 极。 

n^-型层的掺杂浓度为1.0×10¹⁵/cm³～1.0×10¹⁷/cm³或非故意掺杂，p^-型层的掺杂浓度低于1.0×10¹⁶/cm³或非故意掺杂，p⁺型层的掺杂浓度至少为1.0×10¹⁸/cm³，p⁺型层的厚度为0.1～0.5μm。 

n⁺型SiC衬底可采用n⁺型4H-SiC衬底或者n⁺型4H-SiC的同质多型体，例如n⁺型6H-SiC或n⁺型3C-SiC衬底。 

所述n^-型层和p^-型层共同构成本发明所述SiC PIN结构紫外光电二极管一维阵列芯片中的本征I层。 

所述SiC外延片在其重掺杂p⁺型层与重掺杂n⁺型衬底之间引入一轻掺杂较宽的本征I层。由于本征I层具有较高的电阻，如果在PIN二极管两极施加一定的反向偏压，该偏压将基本上降落在本征I区，并形成一定宽度的耗尽区。在正常的工作条件下，调节反向偏压可使I区完全耗尽。和无本征I层的pn结结构相比，采用加入了轻掺杂且较宽本征I层的SiC材料制备的PIN紫外光电二极管一维阵列芯片将具有以下优点： 

(1)探测能力得到提高。由于I层的加入且较宽，使得光生载流子的产生率增多，提高了器件的响应度和量子效率。 

(2)响应速度得到提高。由于I层具有强电场，使得光生载流子在其作用下以最快的速度向两极漂移。 

(3)响应频率得到提高。由于I层的存在，耗尽层被展宽，使得结电容减小从而提高响应频率。 

本发明SiC PIN紫外光电二极管一维阵列的光谱响应范围为200～400nm，峰值响应波长位于270nm左右，紫外可见抑制比大于三个数量级。 

本发明所述4H-SiC PIN紫外光电二极管一维阵列芯片的制备方法，包括以下步骤： 

1)外延片标准清洗； 

2)使用等离子诱导耦合干法刻蚀工艺刻蚀出台面结构，作为阵列芯片中各单管的光敏面； 

3)热氧化生长氧化硅钝化层； 

4)将外延片p⁺型层上的氧化层光刻腐蚀出一个窗口，供沉积p型电极金属用； 

5)用HF腐蚀去除重掺杂n⁺型衬底上的氧化层，并沉积n型电极金属； 

6)将p型和n型电极金属经高温退火与SiC外延片形成欧姆接触； 

7)在p型欧姆接触电极的一角沉积金属以制备焊盘； 

8)对芯片进行性能测试分析。 

在步骤2)中，所述干法刻蚀工艺可采用等离子诱导耦合(ICP)干法刻蚀或反应离子(RIE)干法刻蚀；所述光敏面的大小及形状依据实际需求来设计。 

在步骤3)中，所述氧化硅钝化层可采用高温热氧化生成的氧化硅层，还可在氧化硅层上通过PECVD或LPCVD或电子束蒸发覆盖氮化硅(SiN_x)薄膜。 

在步骤4)中，所述p型电极采用的金属可选自Ti/Al/Au三层金属、接近Ti金属功函数的金属、接近Al金属功函数的金属、Ti-Al合金等中的一种；所述沉积p型电极金属可采用磁控溅射或电子束蒸发方法。 

在步骤5)中，所述n型电极采用的金属可选自Ni/Au两层金属、接近Ni金属功函数的金属、接近Au金属功函数的金属等中的一种；所述沉积n型电极金属可采用磁控溅射或电子束蒸发方法。 

在步骤7)中，所述焊盘可采用金属Ti作为过渡金属层，在过渡金属Ti上覆盖Au保护层。 

本发明SiC PIN紫外光电二极管一维阵列的重要制备工艺包括：1)利用SiC材料自身Si原子在高温氧化炉热生长氧化硅层，该氧化硅层起到钝化层和抗反射层双重作用，其中钝化层有效降低器件的暗电流，抗反射层起到增强紫外光入射的作用；2)采用磁控溅射方法沉积p型电极Ti/Al/Au三层金属和n型电极Ni/Au两层金属，p型电极还可采用接近Ti或Al金属功函数的金属，n型电极可采用接近Ni或Au金属功函数的金属，p型和n型电极在高温条件下退火使电极金属熔为合金，形成欧姆接触，有效地改善了器件接触电极，特别是p型欧姆接触电极。 

上述制备方法也可以在4H-SiC的同质多型体，例如6H-SiC或3C-SiC上实现。 

附图说明

图1是本发明实施例(4H-SiC PIN紫外光电二极管一维阵列芯片)各单管的结构示意图。 

图2是本发明实施例(4H-SiC PIN紫外光电二极管一维阵列芯片)的扫描电镜俯视图。 

具体实施方式

参见图1，本发明所述4H-SiC PIN紫外光电二极管一维阵列各单管芯片实施例的结构为：n⁺型4H-SiC衬底2以及在衬底上依次外延生长的轻掺杂n^-型层3(掺杂浓度10¹⁶～10¹⁷/cm³、厚度0.1μm)、轻掺杂p^-型层11(掺杂浓度小于10¹⁵/cm³、厚度0.25μm)和重掺杂p⁺型层10(掺杂浓度5.0×10¹⁹/cm³、厚度0.3μm)，一个器件隔离台阶4，氧化层5，p型接触电极7，n型接触电极1，焊盘6，p型电极窗口9和光敏面8。其中，轻掺杂n^-型层3和轻掺杂p^-型层11共同构成4H-SiC PIN紫外光电二极管一维阵列芯片的本征I层。 

图2所示为由若干个(如16、32、64、128等)沿一维直线排列的各单管所组成的4H-SiCPIN紫外光电二极管一维阵列芯片实物图。 

以下给出本发明4H-SiC PIN紫外光电二极管一维阵列芯片实施例的制备工艺流程说明： 

1.SiC外延片经甲苯—>丙酮—>乙醇超声，后用去离子水冲洗；再经煮浓硫酸后配置Ⅰ号液和Ⅱ号液清洗；置纯HF中浸泡至少1min；取出后用热去离子水，再冷去离子水冲洗；氮气吹干待用。 

2.用1^#光刻版和正性胶，采用常规光刻工艺，在SiC外延片p⁺型层10表面光刻形成光敏面8图形，后沉积金属Al，经常规剥离工艺后形成Al阻挡层。 

3.采用干法刻蚀工艺刻蚀上述工艺流程步骤2状态下的外延片，然后腐蚀掉Al阻挡层后形成器件的隔离台阶4，高度是从p⁺型层10表面刻蚀到n^-型层3。 

4.重复工艺流程说明1步骤标准清洗后，将台阶结构的SiC外延片送入高温氧化炉进行热氧化，氧化温度为1100℃，采用干氧—>湿氧—>干氧交替氧化方法生成厚度约60–70nm致密的氧化硅层5。 

5.用2^#光刻版和正性胶，采用常规光刻工艺，将p⁺型层10表面的氧化硅层光刻腐蚀一个p型电极窗口9，供沉积p型电极7，采用Ti/Al/Au三层金属。 

6.在外延片正面甩一层光刻胶，用缓冲HF溶液擦拭去除n⁺型4H-SiC衬底2背面的氧化硅层，后沉积n型电极1，采用Ni/Au两层金属。 

7.将上述工艺流程说明5、6形成的p型和n型电极同时置于高温退火炉进行热退火，退火温度950℃，使得p型和n型接触电极金属与SiC外延层形成良好欧姆接触。 

8.用3^#光刻版和正性胶，用常规的光刻工艺形成焊盘6图形，其形状不限，后沉积金属Ti/Au，经常规剥离工艺后形成焊盘6。焊盘6覆盖p型电极7的一角。 

9.对芯片进行显微光电及紫外光谱响应等测试分析。 

上述制备工艺流程说明中的p型电极形状可为点、线或环状结构；n型电极为面状覆盖于衬底n⁺型层表面；芯片的光敏面大小及形状可根据实际需要而设计。本发明提供一种PIN结构SiC紫外光电二极管一维阵列芯片及制备方法。各单管在n⁺型SiC衬底上外延生长n^-型层、p^-型层和p⁺型层，芯片表面设钝化层，在p⁺型层上设p电极，n⁺型衬底背面设n电极。各单管沿一维直线或二维排列，单管数量为8的二次方倍。衬底用n⁺型4H-SiC或其同质多型体。制备时外延片刻蚀出台面作为光敏面；热氧化生长氧化硅作为钝化层；在p⁺型层上制备p型电极；在n⁺型衬底上制备n型电极；将p型和n型电极退火与SiC形成欧姆接触；制备焊盘覆盖于p型欧姆接触电极一角；对芯片进行光电测试并分析。