一种SOI BJT双应变平面BiCMOS集成器件及制备方法

摘要

本发明公开了一种SOI BJT双应变平面BiCMOS集成器件及制备方法，SOI衬底片上生长N型Si外延作集电区，制备深槽隔离，在双极器件区域制造常规的Si双极晶体管；利用干法刻蚀工艺刻蚀出MOS器件有源区深槽，在槽中分别选择性外延生长：P型Si层、P型SiGe渐变层、P型SiGe层、P型应变Si层作为NMOS器件有源区和N型Si层、N型应变SiGe层、N型Si帽层作为PMOS器件有源区；制备虚栅极，分别进行MOS器件LDD注入，淀积SiO

说明书

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种SOI BJT、双应变平面BiCMOS集成器件及制备方法。 

背景技术

1958年出现的集成电路是20世纪最具影响的发明之一。基于这项发明而诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、信息化进程，同时也改变了人类的思维方式；它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。 

半导体集成电路已成为电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速；在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响；目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了10000亿美元。 

硅材料作为半导体材料应用经历了50多年，传统的Si CMOS和BiCMOS技术以其低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域占据着主导地位，并按照摩尔定律不断的向前发展；目前，全球90%的半导体市场中，都是Si基集成电路。 

但是随着器件特征尺寸减小、集成度和复杂性的增强，出现了一系列涉及材料、器件物理、器件结构和工艺技术等方面的新问题；特别是当IC芯片特征尺寸进入纳米尺度，从器件角度看，纳米尺度器件中的短沟效应、强场效应、量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、 开态、关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将更加严重，另一方面，随着无线移动通信的飞速发展，对器件和电路的性能，如频率特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基工艺制备的器件和集成电路尤其是模拟和混合信号集成电路，越来越无法满足新型、高速电子系统的需求。 

Si材料的优良特性，特别是能方便地形成极其有用的绝缘膜——SiO₂膜和Si₃N₄膜，从而能够利用Si材料实现最廉价的集成电路工艺，发展至今，全世界数以万亿美元的设备和技术投入，已使Si基工艺形成了非常强大的产业能力；同时，长期的科研投入也使人们对Si及其工艺的了解，达到十分深入、透彻的地步，因此在集成电路产业中，Si技术是主流技术，Si集成电路产品是主流产品，占集成电路产业的90％以上；在Si集成电路中以双极晶体管作为基本结构单元的模拟集成电路在电子系统中占据着重要的地位，随着Si技术的发展，Si双极晶体管的性能也获得了大幅的提高。 

为了提高器件及集成电路的性能，研究人员借助新型的半导体材料如：GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路；尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏像SiO₂那样的钝化层等因素限制了它的广泛应用和发展。 

因此，目前工业界在制造大规模集成电路尤其是数模混合集成电路时，仍然采用Si BiCMOS（Si BiCMOS为Si双极晶体管BJT+Si CMOS）。 

今年开发出利用绝缘表面上存在有较薄的单晶半导体层的SOI（Silicon on Insulator:绝缘体上硅）衬底来代替大块状硅片的集成电路，通过使用SOI衬底，可以减小晶体管的漏极与衬底间的寄生电容，为此SOI衬底因其可以提高半导体集成电路的性能而受到瞩目。 

发明内容

本发明的目的在于提供一种SOI BJT、双应变平面BiCMOS集成器件及制备方法，以实现在不改变现有设备和增加成本的条件下，制备出22～45nm的SOI BJT、双应变平面BiCMOS集成器件及集成电路。 

本发明的目的在于提供一种SOI BJT、双应变平面BiCMOS集成器件，采用SOI普通Si双极晶体管，应变Si平面沟道NMOS器件和应变SiGe平面沟道PMOS器件。 

进一步、NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。 

进一步、PMOS器件导电沟道为应变SiGe材料，沿沟道方向为压应变。 

进一步、在同一个SOI衬底上双极器件采用体Si材料制备。 

进一步、PMOS器件采用量子阱结构。 

本发明的另一目的在于提供一种SOI BJT、双应变平面BiCMOS集成器件的制备方法，该制备方法包括如下步骤： 

第一步、选取氧化层厚度为150~400nm，上层Si厚度为100～150nm，N型掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3的SOI衬底片； 

第二步、在SOI衬底上外延生长一层掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3的Si层，厚度为300～400nm，作为集电区； 

第三步、在衬底表面热氧化一层厚度为300～500nm的SiO₂层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3~5μm的深槽；利用化学汽相淀积（CVD）的方法，在600～800℃，在深槽内填充SiO₂，用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离； 

第四步、光刻集电区接触区，对集电区进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为1×10¹⁹～1×10²⁰cm^-3的重掺杂集电极； 

第五步、在衬底表面热氧化一SiO₂层，光刻基区，对基区进行P型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为1×10¹⁸～5×10¹⁸cm^-3的基区； 

第六步、在衬底表面热氧化一SiO₂层，光刻发射区，对衬底进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为5×10¹⁹～5×10²⁰cm^-3的重掺杂发射区，在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO₂层； 

第七步、光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为1.92～2.82μm的深槽；然后在深槽中，利用化学汽相淀积（CVD）的方法，在600～750℃，连续生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为5×10¹⁵～5×10¹⁶cm^-3，第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为5×10¹⁵～5×10¹⁶cm^-3，第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，第四层是厚度为15～20nm的P型应变Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3作为NMOS器件的沟道，形成NMOS器件有源区； 

第八步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiO₂，光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件有源区刻蚀出深度为1.92～2.82μm的深槽；然后在深槽中利用化学汽相淀积（CVD）的方法，在600～750℃，选择性外延生长三层材料：第一层是厚度为1.9～2.8μm的N型弛豫Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3；第二层是厚 度为12～15nm的N型应变SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，Ge组分为15～25%；第三层是厚度为3～5nm的本征弛豫Si层，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO₂； 

第九步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为3～5nm的SiO₂，作为NMOS器件和PMOS器件的栅介质层，然后再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的Poly-Si，刻蚀Poly-Si和SiO₂层，形成NMOS器件和PMOS器件的虚栅； 

第十步、光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1～5×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）；光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为1～5×10¹⁸cm^-3的P型轻掺杂源漏结构（P-LDD）； 

第十一步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面上淀积一层厚度为3～5nm的SiO₂，利用干法刻蚀，刻蚀衬底表面上的SiO₂，保留Ploy-Si侧壁部分，形成NMOS器件和PMOS器件栅电极侧墙；光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为5×10¹⁹～1×10²⁰cm^-3的NMOS器件源漏区；光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为5×10¹⁹～1×10²⁰cm^-3的PMOS器件源漏区； 

第十二步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为400～500nm的SiO₂层；利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO₂至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiON，厚度为1.5~5nm；利用物理气相沉积（PVD） 的方法，淀积W-TiN复合栅，利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS器件和PMOS器件栅极； 

第十三步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO₂层，光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物，清洗表面多余的金属，淀积金属，光刻引线，形成漏极、源极和栅极金属引线，构成导电沟道为22～45nm的SOI BJT、双应变平面BiCMOS集成器件。 

进一步、该制备方法中SOI BJT、双应变平面BiCMOS集成器件制造过程中所涉及的最高温度根据第七步、第八步、第九步、第十步、第十一步、第十二步和第十三步中的化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。 

本发明的另一目的在于提供一种SOI BJT、双应变平面BiCMOS集成电路的制备方法，该制备方法包括如下步骤： 

步骤1，外延生长的实现方法为： 

（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO₂，厚度为150nm，上层材料为掺杂浓度为1×10¹⁶cm^-3的N型Si，厚度为100nm； 

（1b）在衬底表面热氧化一层厚度为300nm的SiO₂层； 

步骤2，隔离区制备的实现方法为： 

（2a）在SOI衬底上外延生长一层掺杂浓度为1×10¹⁶cm^-3的Si层，厚度为200nm，作为集电区； 

（2b）在衬底表面热氧化一层厚度为300nm的SiO₂层； 

（2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3μm的深槽； 

（2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO₂； 

（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离； 

步骤3，双极器件制备的实现方法为： 

（3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×10¹⁹cm^-3的重掺杂集电极； 

（3b）在衬底表面热氧化一SiO₂层，光刻基区，对基区进行P型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×10¹⁸cm^-3的基区； 

（3c）在衬底表面热氧化一SiO₂层，光刻发射区，对衬底进行N型杂质的注入，并在800℃，退火90min激活杂质，成掺杂浓度为5×10¹⁹cm^-3的重掺杂发射区，构成双极晶体管； 

（3d）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO₂层； 

步骤4，NMOS器件外延材料制备的实现方法为： 

（4a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为1.92μm的深槽； 

（4b）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为200nm的P型Si缓冲层，掺杂浓度为5×10¹⁵cm^-3； 

（4c）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源 区选择性的生长厚度为1.5μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是25%，掺杂浓度为5×10¹⁵cm^-3； 

（4d）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为200nm的P型SiGe层，Ge组分为25％，掺杂浓度为5×10¹⁶cm^-3； 

（4e）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为20nm的P型应变Si层，掺杂浓度为5×10¹⁶cm^-3作为NMOS器件的沟道； 

步骤5，PMOS器件有源区制备的实现方法为： 

（5a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO₂； 

（5b）光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件有源区刻蚀出深度为2.82μm的深槽； 

（5c）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区选择性的生长一层厚度为2.8μm的N型弛豫Si层，掺杂浓度为5×10¹⁷cm^-3； 

（5d）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区选择性的生长一层厚度为15nm的N型应变SiGe层，Ge组分为15%，掺杂浓度为5×10¹⁷cm^-3； 

（5e）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区选择性的生长一层厚度5nm的本征弛豫Si帽层，形成PMOS器件有源区； 

（5f）利用湿法腐蚀，刻蚀掉表面的层SiO₂； 

步骤6，MOS虚栅制备的实现方法为： 

（6a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积厚度为3.5nm的SiO₂层，作为NMOS器件和PMOS器件的栅介质层； 

（6b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为300nm的Poly-Si，刻蚀Poly-Si、SiO₂层，形成NMOS器件虚栅和PMOS器件虚栅； 

（6c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）； 

（6d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为1×10¹⁸cm^-3的P型轻掺杂源漏结构（P-LDD）； 

步骤7，NMOS器件和PMOS器件源漏区制备的实现方法为： 

（7a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面上淀积一层厚度为5nm的SiO₂； 

（7b）利用干法刻蚀，刻蚀衬底表面上的SiO₂，保留Ploy-Si侧壁部分，形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙； 

（7c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为5×10¹⁹cm^-3的NMOS器件源区和漏区； 

（7d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为5×10¹⁹cm^-3的PMOS器件源区和漏区； 

步骤8，NMOS器件和PMOS器件栅制备的实现方法为： 

（8a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为500nm的SiO₂层； 

（8b）利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO₂至虚栅上表面，露出虚栅； 

（8c）湿法刻蚀虚栅，在栅电极处形成一个凹槽； 

（8d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiON，厚度为5nm； 

（8e）利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅； 

（8f）利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS器件栅极和PMOS器件栅极； 

步骤9，构成BiCMOS集成电路的实现方法为： 

（9a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO₂层； 

（9b）光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物； 

（9c）淀积金属，光刻引线，形成NMOS器件漏极、源极和栅极，PMOS器件漏极、源极和栅极，双极晶体管发射极、基极、集电极金属引线，构成导电沟道为45nm的SOI BJT、双应变平面BiCMOS集成器件及电路。 

本发明具有如下优点：

1．本发明制备的SOI BJT、双应变平面BiCMOS集成器件中，PMOS器件应用了空穴迁移率比体Si材料高的压应变SiGe材料作为导电沟道，有效地提升PMOS器件的电学性能；而NMOS器件应用了电子迁移率比体Si材料高的张应变Si材料作为导电沟道，有效地提升NMOS器件的电学性能，因此本发 明制备的BiCMOS集成器件及其电路的电学性能较体Si材料制备的BiCMOS集成器件及其电路性能优异； 

2．本发明制备的SOI BJT、双应变平面BiCMOS集成器件，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长张应变Si和压应变SiGe材料，使NMOS器件和PMOS器件频率性能和电流驱动能力等电学性能能够获得同时提升，从而BiCMOS器件与集成电路性能获得了增强； 

3．本发明制备的SOI BJT、双应变平面BiCMOS集成器件中，为了有效抑制短沟道效应，引入轻掺杂源漏（LDD）工艺，提高了器件性能； 

4．本发明制备的SOI BJT、双应变平面BiCMOS集成器件中，PMOS器件为量子阱器件，即应变SiGe层处于Si帽层和体Si层之间，与表面沟道器件相比，降低了沟道载流子输运过程中的界面散射，抑制了迁移率的降低；同时Si帽层与应变SiGe层之间的空穴势垒，抑制了热载流子向栅介质中注入，提高了BiCMOS集成器件和电路的可靠性； 

5．本发明制备的SOI BJT、双应变平面BiCMOS集成器件中，采用高介电常数的SiON代替传统的纯SiO₂做栅介质，增强了MOS器件的栅控能力，提高了器件的可靠性； 

6．本发明制备的SOI BJT、双应变平面BiCMOS集成器件过程中，采用了金属栅镶嵌工艺（damascene process）制备栅电极，该栅电极为金属W-TiN复合结构，由于下层的TiN与应变Si和应变SiGe材料功函数差较小，改善了器件的电学特性，上层的W则可以降低栅电极的电阻，实现了栅电极的优化； 

7．本发明制备的SOI BJT、双应变平面BiCMOS集成器件中，双极器件采用SOI衬底的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维电场，从而提高了该器件的反向击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率。 

附图说明

图1是本发明提供的SOI BJT、双应变平面BiCMOS集成器件制备方法的实现流程图。 

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。 

本发明实施例提供了一种SOI BJT、双应变平面BiCMOS集成器件，采用SOI普通Si双极晶体管，应变Si平面沟道NMOS器件和应变SiGe平面沟道PMOS器件。 

作为本发明实施例的一优化方案，NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。 

作为本发明实施例的一优化方案，PMOS器件导电沟道为应变SiGe材料，沿沟道方向为压应变。 

作为本发明实施例的一优化方案，在同一个SOI衬底上双极器件采用体Si材料制备。 

作为本发明实施例的一优化方案，PMOS器件采用量子阱结构。 

以下参照附图1，对本发明SOI BJT、双应变平面BiCMOS集成器件及电路的制备工艺流程作进一步详细描述。 

实施例1：制备导电沟道为45nm的SOI BJT、双应变平面BiCMOS集成器件及电路，具体步骤如下： 

步骤1，外延生长。 

（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO₂，厚度为150nm，上层材料为掺杂浓度为1×10¹⁶cm^-3的N型Si，厚度为100nm； 

（1b）在衬底表面热氧化一层厚度为300nm的SiO₂层。 

步骤2，隔离区制备。 

（2a）在SOI衬底上外延生长一层掺杂浓度为1×10¹⁶cm^-3的Si层，厚度为200nm，作为集电区； 

（2b）在衬底表面热氧化一层厚度为300nm的SiO₂层； 

（2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3μm的深槽； 

（2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO₂； 

（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。 

步骤3，双极器件制备。 

（3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×10¹⁹cm^-3的重掺杂集电极； 

（3b）在衬底表面热氧化一SiO₂层，光刻基区，对基区进行P型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×10¹⁸cm^-3的基区； 

（3c）在衬底表面热氧化一SiO₂层，光刻发射区，对衬底进行N型杂质的注入，并在800℃，退火90min激活杂质，成掺杂浓度为5×10¹⁹cm^-3的重掺杂发射区，构成双极晶体管； 

（3d）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO₂层。 

步骤4，NMOS器件外延材料制备。 

（4a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为1.92μm的深槽； 

（4b）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为200nm的P型Si缓冲层，掺杂浓度为5×1015cm^-3； 

（4c）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为1.5μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是25%，掺杂浓度为5×10¹⁵cm^-3； 

（4d）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为200nm的P型SiGe层，Ge组分为25%，掺杂浓度为5×10¹⁶cm^-3； 

（4e）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为20nm的P型应变Si层，掺杂浓度为5×10¹⁶cm^-3作为NMOS器件的沟道。 

步骤5，PMOS器件有源区制备。 

（5a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO₂； 

（5b）光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件有源区刻蚀出深度为2.82μm的深槽； 

（5c）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源 区选择性的生长一层厚度为2.8μm的N型弛豫Si层，掺杂浓度为5×10¹⁷cm^-3； 

（5d）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区选择性的生长一层厚度为15nm的N型应变SiGe层，Ge组分为15%，掺杂浓度为5×10¹⁷cm^-3； 

（5e）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区选择性的生长一层厚度5nm的本征弛豫Si帽层，形成PMOS器件有源区； 

（5f）利用湿法腐蚀，刻蚀掉表面的层SiO₂。 

步骤6，MOS虚栅制备。 

（6a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积厚度为3.5nm的SiO₂层，作为NMOS器件和PMOS器件的栅介质层； 

（6b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为300nm的Poly-Si，刻蚀Poly-Si、SiO₂层，形成NMOS器件虚栅和PMOS器件虚栅； 

（6c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）； 

（6d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为1×10¹⁸cm^-3的P型轻掺杂源漏结构（P-LDD）。 

步骤7，NMOS器件和PMOS器件源漏区制备。 

（7a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面上淀积一层厚度为5nm的SiO₂； 

（7b）利用干法刻蚀，刻蚀衬底表面上的SiO₂，保留Ploy-Si侧壁部分， 形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙； 

（7c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为5×10¹⁹cm^-3的NMOS器件源区和漏区； 

（7d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为5×10¹⁹cm^-3的PMOS器件源区和漏区。 

步骤8，NMOS器件和PMOS器件栅制备。 

（8a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为500nm的SiO₂层； 

（8b）利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO₂至虚栅上表面，露出虚栅； 

（8c）湿法刻蚀虚栅，在栅电极处形成一个凹槽； 

（8d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiON，厚度为5nm； 

（8e）利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅； 

（8f）利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS器件栅极和PMOS器件栅极。 

步骤9，构成BiCMOS集成电路。 

（9a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO₂层； 

（9b）光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金 属硅化物； 

（9c）淀积金属，光刻引线，形成NMOS器件漏极、源极和栅极，PMOS器件漏极、源极和栅极，双极晶体管发射极、基极、集电极金属引线，构成导电沟道为45nm的SOI BJT、双应变平面BiCMOS集成器件及电路。 

实施例2：制备导电沟道为30nm的SOI BJT、双应变平面BiCMOS集成器件及电路，具体步骤如下： 

步骤1，外延生长。 

（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO₂，厚度为300nm，上层材料为掺杂浓度为5×10¹⁶cm^-3的N型Si，厚度为120nm； 

（1b）在衬底表面热氧化一层厚度为400nm的SiO₂层。 

步骤2，隔离区制备。 

（2a）在SOI衬底上外延生长一层掺杂浓度为5×10¹⁶cm^-3的Si层，厚度为350nm，作为集电区； 

（2b）在衬底表面热氧化一层厚度为400nm的SiO₂层； 

（2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为4μm的深槽； 

（2d）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO₂； 

（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。 

步骤3，双极器件制备。 

（3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在900℃，退火90min激活杂质，形成掺杂浓度为5×10¹⁹cm^-3的重掺杂集电极； 

（3b）在衬底表面热氧化一SiO₂层，光刻基区，对基区进行P型杂质的注入，并在900℃，退火45min激活杂质，形成掺杂浓度为3×10¹⁸cm^-3的基区； 

（3c）在衬底表面热氧化一SiO₂层，光刻发射区，对衬底进行N型杂质的注入，并在900℃，退火45min激活杂质，成掺杂浓度为1×10²⁰cm^-3的重掺杂发射区，构成双极晶体管； 

（3d）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO₂层。 

步骤4，NMOS器件外延材料制备。 

（4a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为1.92μm的深槽； 

（4b）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区选择性生长厚度为300nm的P型Si缓冲层，掺杂浓度为1×10¹⁶cm^-3； 

（4c）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区选择性生长厚度为1.8μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是20%，掺杂浓度为1×10¹⁶cm^-3； 

（4d）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区选择性生长厚度为300nm的P型SiGe层，Ge组分为20％，掺杂浓度为1×10¹⁷cm^-3； 

（4e）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区选择性生长厚度为18nm的P型应变Si层，掺杂浓度为1×10¹⁷cm^-3作为NMOS 器件的沟道。 

步骤5，PMOS器件有源区制备。 

（5a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层SiO₂； 

（5b）光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件有源区刻蚀出深度为2.42μm的深槽； 

（5c）利用化学汽相淀积（CVD）的方法，在700℃，在PMOS器件有源区选择性的生长一层厚度为2.4μm的N型弛豫Si层，掺杂浓度为1×10¹⁷cm^-3； 

（5d）利用化学汽相淀积（CVD）的方法，在700℃，在PMOS器件有源区选择性的生长一层厚度为14nm的N型应变SiGe层，Ge组分为20%，掺杂浓度为1×10¹⁷cm^-3； 

（5e）利用化学汽相淀积（CVD）的方法，在700℃，在PMOS器件有源区选择性的生长一层厚度4nm的本征弛豫Si帽层，形成PMOS器件有源区； 

（5f）利用湿法腐蚀，刻蚀掉表面的层SiO₂。 

步骤6，MOS虚栅制备。 

（6a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积厚度为4nm的SiO₂层，作为NMOS器件和PMOS器件的栅介质层； 

（6b）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层厚度为240nm的Poly-Si，刻蚀Poly-Si、SiO₂层，形成NMOS器件虚栅和PMOS器件虚栅； 

（6c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成 掺杂浓度为3×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）； 

（6d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为3×10¹⁸cm^-3的P型轻掺杂源漏结构（P-LDD）。 

步骤7，NMOS器件和PMOS器件源漏区制备。 

（7a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面上淀积一层厚度为3nm的SiO₂； 

（7b）利用干法刻蚀，刻蚀衬底表面上的SiO₂，保留Ploy-Si侧壁部分，形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙； 

（7c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为8×10¹⁹cm^-3的NMOS器件源区和漏区； 

（7d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为8×10¹⁹cm^-3的PMOS器件源区和漏区。 

步骤8，NMOS器件和PMOS器件栅制备。 

（8a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为450nm的SiO₂层； 

（8b）利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO₂至虚栅上表面，露出虚栅； 

（8c）湿法刻蚀虚栅，在栅电极处形成一个凹槽； 

（8d）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层SiON，厚度为3nm； 

（8e）利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅； 

（8f）利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS器件栅极和PMOS器件栅极。 

步骤9，构成BiCMOS集成电路。 

（9a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO₂层； 

（9b）光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物； 

（9c）淀积金属，光刻引线，形成NMOS器件漏极、源极和栅极，PMOS器件漏极、源极和栅极，双极晶体管发射极、基极、集电极金属引线，构成导电沟道为30nm的SOI BJT、双应变平面BiCMOS集成器件及电路。 

实施例3：制备导电沟道为22nm的SOI BJT、双应变平面BiCMOS集成器件及电路，具体步骤如下： 

步骤1，外延生长。 

（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO₂，厚度为400nm，上层材料为掺杂浓度为1×10¹⁷cm^-3的N型Si，厚度为150nm； 

（1b）在衬底表面热氧化一层厚度为500nm的SiO₂层。 

步骤2，隔离区制备。 

（2a）在SOI衬底上外延生长一层掺杂浓度为1×10¹⁷cm^-3的Si层，厚度为400nm，作为集电区； 

（2b）在衬底表面热氧化一层厚度为500nm的SiO₂层； 

（2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为5μm的深槽； 

（2d）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO₂； 

（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。 

步骤3，双极器件制备。 

（3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在950℃，退火30min激活杂质，形成掺杂浓度为1×10²⁰cm^-3的重掺杂集电极； 

（3b）在衬底表面热氧化一SiO₂层，光刻基区，对基区进行P型杂质的注入，并在950℃，退火30min激活杂质，形成掺杂浓度为5×10¹⁸cm^-3的基区； 

（3c）在衬底表面热氧化一SiO₂层，光刻发射区，对衬底进行N型杂质的注入，并在950℃，退火30min激活杂质，成掺杂浓度为5×10²⁰cm^-3的重掺杂发射区，构成双极晶体管； 

（3d）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO₂层。 

步骤4，NMOS器件外延材料制备。 

（4a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为1.92μm的深槽； 

（4a）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性生长厚度为200nm的P型Si缓冲层，掺杂浓度为5×10¹⁵cm^-3； 

（4b）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源 区选择性生长厚度为1.5μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是25%，掺杂浓度为5×10¹⁵cm^-3； 

（4c）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性生长厚度为200nm的P型SiGe层，Ge组分为25％，掺杂浓度为5×10¹⁶cm^-3； 

（4d）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性生长厚度为15nm的P型应变Si层，掺杂浓度为5×10¹⁶cm^-3作为NMOS器件的沟道。 

步骤5，PMOS器件有源区制备。 

（5a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层SiO₂； 

（5b）光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件有源区刻蚀出深度为1.92μm的深槽； 

（5c）利用化学汽相淀积（CVD）的方法，在750℃，在PMOS器件有源区选择性的生长一层厚度为1.9μm的N型弛豫Si层，掺杂浓度为5×10¹⁶cm^-3； 

（5d）利用化学汽相淀积（CVD）的方法，在750℃，在PMOS器件有源区选择性的生长一层厚度为12nm的N型应变SiGe层，Ge组分为25%，掺杂浓度为5×10¹⁶cm^-3； 

（5e）利用化学汽相淀积（CVD）的方法，在750℃，在PMOS器件有源区选择性的生长一层厚度3nm的本征弛豫Si帽层，形成PMOS器件有源区； 

（5f）利用湿法腐蚀，刻蚀掉表面的层SiO₂。 

步骤6，MOS虚栅制备。 

（6a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积厚度为3nm的SiO₂层，作为NMOS器件和PMOS器件的栅介质层； 

（6b）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层厚度为200nm的Poly-Si，刻蚀Poly-Si、SiO₂层，形成NMOS器件虚栅和PMOS器件虚栅； 

（6c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为5×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）； 

（6d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为5×10¹⁸cm^-3的P型轻掺杂源漏结构（P-LDD）。 

步骤7，NMOS器件和PMOS器件源漏区制备。 

（7a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面上淀积一层厚度为3nm的SiO₂； 

（7b）利用干法刻蚀，刻蚀衬底表面上的SiO₂，保留Ploy-Si侧壁部分，形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙； 

（7c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为1×10²⁰cm^-3的NMOS器件源区和漏区； 

（7d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为1×10²⁰cm^-3的PMOS器件源区和漏区。 

步骤8，CMOS源漏和栅制备。 

（8a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为400nm的SiO₂层； 

（8b）利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO₂至虚栅上表面，露出虚栅； 

（8c）湿法刻蚀虚栅，在栅电极处形成一个凹槽； 

（8d）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层SiON，厚度为1.5nm； 

（8e）利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅； 

（8f）利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS器件栅极和PMOS器件栅极。 

步骤9，构成BiCMOS集成电路。 

（9a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO₂层； 

（9b）光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物； 

（9c）淀积金属，光刻引线，形成NMOS器件漏极、源极和栅极，PMOS器件漏极、源极和栅极，双极晶体管发射极、基极、集电极金属引线，构成导电沟道为22nm的SOI BJT、双应变平面BiCMOS集成器件及电路。 

本发明实施例提供的SOI BJT、双应变平面BiCMOS集成器件及制备方法具有如下优点： 

1．本发明制备的SOI BJT、双应变平面BiCMOS集成器件中，PMOS器件应用了空穴迁移率比体Si材料高的压应变SiGe材料作为导电沟道，有效地提升PMOS器件的电学性能；而NMOS器件应用了电子迁移率比体Si材料高的 张应变Si材料作为导电沟道，有效地提升NMOS器件的电学性能，因此本发明制备的BiCMOS集成器件及其电路的电学性能较体Si材料制备的BiCMOS集成器件及其电路性能优异； 

2．本发明制备的SOI BJT、双应变平面BiCMOS集成器件，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长张应变Si和压应变SiGe材料，使NMOS器件和PMOS器件频率性能和电流驱动能力等电学性能能够获得同时提升，从而BiCMOS器件与集成电路性能获得了增强； 

3．本发明制备的SOI BJT、双应变平面BiCMOS集成器件中，为了有效抑制短沟道效应，引入轻掺杂源漏（LDD）工艺，提高了器件性能； 

4．本发明制备的SOI BJT、双应变平面BiCMOS集成器件中，PMOS器件为量子阱器件，即应变SiGe层处于Si帽层和体Si层之间，与表面沟道器件相比，降低了沟道载流子输运过程中的界面散射，抑制了迁移率的降低；同时Si帽层与应变SiGe层之间的空穴势垒，抑制了热载流子向栅介质中注入，提高了BiCMOS集成器件和电路的可靠性； 

5．本发明制备的SOI BJT、双应变平面BiCMOS集成器件中，采用高介电常数的SiON代替传统的纯SiO₂做栅介质，增强了MOS器件的栅控能力，提高了器件的可靠性； 

6．本发明制备的SOI BJT、双应变平面BiCMOS集成器件过程中，采用了金属栅镶嵌工艺（damascene process）制备栅电极，该栅电极为金属W-TiN复合结构，由于下层的TiN与应变Si和应变SiGe材料功函数差较小，改善了器件的电学特性，上层的W则可以降低栅电极的电阻，实现了栅电极的优化； 

7．本发明制备的SOI BJT、双应变平面BiCMOS集成器件中，双极器件采用SOI衬底的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维电场，从而提高了该器件的反向击穿电压和Early 电压，在相同的击穿特性下，具有比传统器件更优异的特征频率。 

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。