具有包括磁性隧道结的顶部电极及底部电极的装置的制造与集成

摘要

本发明揭示一种电子装置制造工艺，其包括沉积底部电极层(711)。接着，在所述底部电极层上制造电子装置(721)。在制造所述电子装置之后且在与图案化顶部电极分开的工艺中执行图案化所述底部电极层。接着将第一电介质层(740)沉积于所述电子装置及所述底部电极层上，随后沉积顶部电极层(751)。接着在与所述底部电极分开的工艺中图案化所述顶部电极。分开图案化所述顶部电极与所述底部电极通过减小电子装置之间的电介质材料中的空隙改善了良率。所述制造工艺非常适合的一种电子装置为磁性隧道结MTJ。

说明书

技术领域

本发明大体来说涉及制造电子装置。更具体来说，本发明涉及磁性随机存取存储器 中的磁性隧道结的制造工艺。

背景技术

与常规随机存取存储器(RAM)芯片技术不同，在磁性RAM(MRAM)中，数据并不存 储为电荷，而是替代地通过存储元件的磁性极化而存储。存储元件由绝缘层所分开的两 个铁磁性层形成。所述两个层中的一者具有由反铁磁性层(AFM)设定成特定极性的至少 一个钉扎磁性极化(或固定层)。更改另一磁性层(或自由层)的磁极性以使其表示“1”(即， 反平行极性)或“0”(即，平行极性)。具有固定层、绝缘层及自由层的一种此装置为磁 性隧道结(MTJ)。MTJ的电阻取决于与固定层的磁极性相比的自由层的磁极性。从可个 别寻址MTJ的阵列建置例如MRAM的存储器装置。

图4A为说明在低电阻状态下的自旋力矩转移(STT)磁性隧道结的框图。磁性隧道结 (MTJ)400包括用隧道势垒404及自由层406堆栈的固定层402。固定层402的磁性极化 由反铁磁性层(AFM)(未图示)钉扎于一个方向上。自由层406的磁性极化在平行状态与 反平行状态之间自由改变。MTJ400的电阻部分地取决于自由层406的磁性极化。举例 来说，当自由层406与固定层402的磁性极化实质上对准时，MTJ400具有低电阻。在 图4B中检验自由层406的另一稳定状态。

图4B为说明在高电阻状态下的自旋力矩转移(STT)磁性隧道结的框图。举例来说， 自由层406的磁性极化与固定层402的磁性极化在实质上相反的方向上。在此状况下， MTJ400具有高电阻。

MRAM为非易失性存储器装置，其中数据存储为自由层的磁极性。MRAM的读取 及写入速度比NAND闪存快。随着单元大小收缩及密度增加，常规制造工艺的良率及工 艺裕度减小，从而导致每裸片成本的增加或导致有关MRAM的潜在可靠性问题。MRAM 故障的一个原因为在相邻导体之间的电短接。

可在同一制造工艺期间蚀刻MRAM位单元中的底部电极及顶部电极以节省成本。 在蚀刻顶部电极及底部电极以形成个别单元之后，沉积电介质以使其填充单元之间的空 间。随着单元被间隔较接近在一起以达到较高密度，单元之间的开口的纵横比(开口的深 度除以开口的宽度)增加。例如化学气相沉积(CVD)或物理气相沉积(PVD)的电介质沉积 技术不能够完全填充导致电介质层中的空隙的大纵横比空间。如果用导电材料填充，则 空隙可能稍后在处理中导致无意的导体电短接。

现参看图3更详细地描述短接。图3为磁性隧道结的阵列的自上而下视图。磁性隧 道结334的阵列300包括顶部导体320(例如，制造为沟槽)。可通过将顶部导体320经 由顶部电极332耦合到所要个别MTJ 334而接入个别MTJ 334。如上文所论述，在制造 期间，可在顶部电极332与顶部导体320之间的电介质层中形成空隙。在顶部导体材料 的沉积期间，导电材料可填充空隙，从而导致在顶部导体320之间的短路340。短路340 可导致阵列300的故障。因此，制造良率减小。

常规地，可通过增加耦合于顶部电极332与顶部导体320之间的顶部通孔(未图示) 的高度来减少短路340的数目。制造顶部通孔使其高于空隙的高度以防止所述空隙与顶 部导体320重叠，从而防止发生短路。每一代技术来部分地界定通孔的高度。因为技术 对于每一新代按70％缩放，所以在每新一代显著减小通孔的高度。工艺良率可随着短接 问题在新代增加而遭受损失。

发明内容

根据本发明的一个方面，一种电子装置制造工艺包括沉积第一电极层。所述工艺还 包括在第一电极层上制造磁性装置。所述工艺进一步包括在制造磁性装置之后图案化第 一电极层。所述工艺还包括在图案化第一电极层之后将第一电介质层沉积于磁性装置及 第一电极层上。所述工艺进一步包括在沉积第一电介质层之后沉积第二电极层。所述工 艺还包括在沉积第二电极层之后图案化第二电极层。

根据本发明的另一方面，一种电子装置包括衬底。所述电子装置还包括嵌入于衬底 中的第一接触件。所述电子装置进一步包括在衬底上且耦合到第一接触件的经图案化的 第一电极。所述电子装置还包括在经图案化的第一电极上的经图案化的电子装置。所述 电子装置进一步包括在经图案化的电子装置上的经图案化的第二电极。所述电子装置还 包括接触经图案化的第二电极的沟槽。

根据本发明的又一方面，一种电子装置包括衬底，及用于磁性存储状态的装置。每 一磁性存储装置耦合于第一电极与第二电极之间。所述电子装置进一步包括电介质，所 述电介质实质上填充在第一电极、第二电极与邻近磁性存储装置之间的空间。所述电子 装置还包括用于将磁性存储装置的表面耦合到第二电极的装置。

前述内容已相当广泛地概述了本发明的特征及技术优点，以便可更好地理解以下的 具体实施方式。在下文中将描述额外特征及优点，其形成本发明的权利要求书的标的。 所属领域的技术人员应了解，所揭示的概念及特定实施例可易于用作用于修改或设计用 于执行本发明的相同目的的其它结构的基础。所属领域的技术人员还应认识到，这些等 效构造并不脱离如所附权利要求书中所阐述的本发明的技术。当结合附图考虑时，将通 过以下描述更好地理解据信为本发明所特有的新颖特征(关于其组织及操作方法两者)连 同其它目标及优点。然而，应明确地理解，各图中的每一者仅出于说明及描述的目的而 提供，且不意在作为本发明的限制的定义。

附图说明

为了更完整地理解本发明，现对结合附图作出的以下描述进行参考。

图1为展示可有利地使用本发明的实施例的示范性无线通信系统的框图。

图2为说明用于所揭示半导体IC封装的电路、布局及逻辑设计的设计工作站的框 图。

图3为磁性隧道结的常规阵列的自上而下视图。

图4A为说明在低电阻状态下的常规磁性隧道结的框图。

图4B为说明在高电阻状态下的常规磁性隧道结的框图。

图5为说明根据一个实施例的用于在裸片及/或晶片上的具有顶部电极及底部电极 的电子装置的示范性制造工艺的流程图。

图6为说明根据一个实施例的用于具有顶部电极及底部电极的磁性隧道结的示范性 制造工艺的流程图。

图7A到7H为说明在制造工艺期间示范性电子装置的各种状态的横截面图。

具体实施方式

下文所揭示的工艺允许使减小工艺良率的电短接的风险减小的电子装置的制造。举 例来说，可在磁性随机存取存储器中通过所述工艺来制造磁性隧道结。可在无线网络中 使用由所揭示的工艺制造的电子装置。

图1为展示可有利地使用本发明的实施例的示范性无线通信系统100的框图。出于 说明的目的，图1展示三个远程单元120、130及150以及两个基站140。将认识到，无 线通信系统可具有更多的远程单元及基站。远程单元120、130及150包括磁性隧道结 (MTJ)装置125A、125B及125C，如下文所揭示。将认识到，含有磁性隧道结的任何装 置还可包括具有由此处所揭示的工艺所制造的所揭示特征及/或组件的半导体组件，包括 基站、切换装置及网络设备。图1展示从基站140到远程单元120、130及150的前向 链路信号180，及从远程单元120、130及150到基站140的反向链路信号190。

在图1中，远程单元120展示为移动电话，远程单元130展示为便携型计算机，且 远程单元150展示为在无线本地环路系统中的固定位置远程单元。举例来说，远程单元 可为例如音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、 固定位置数据单元及计算机的装置。尽管图1说明根据本发明的教示的远程单元，但本 发明不限于这些示范性所说明单元。本发明可适合用于包括MTJ组件的任何装置中，如 下文所描述。尽管针对MTJ装置描述此，但本发明也涵盖其它电子装置。

图2为说明如下文所揭示的用于半导体零件的电路、布局、逻辑、晶片、裸片及层 设计的设计工作站的框图。设计工作站200包括含有操作系统软件、支持文件，及例如 Cadence或OrCAD等设计软件的硬盘201。设计工作站200还包括用以促进制造半导体 零件210的显示器，半导体零件210可包括电路、半导体晶片、半导体裸片，或含在半 导体晶片或半导体裸片内的层。提供存储媒体204以用于有形地存储半导体零件210。 半导体零件210可用例如GDSII或GERBER等文件格式存储于存储媒体204上。存储 媒体204可为CD-ROM、DVD、硬盘、闪存，或其它适当装置。此外，设计工作站200 包括用于从存储媒体204接受输入或将输出写入到存储媒体204的驱动设备203。

记录于存储媒体204上的数据可指定逻辑电路配置、光刻掩模的图案数据、或例如 电子束光刻等串行写工具的掩模图案数据。数据可进一步包括例如与逻辑模拟相关联的 时序图或网状电路的逻辑验证数据。在存储媒体204上提供数据通过减少用于制造电路、 半导体晶片、半导体裸片，或含在半导体晶片或半导体裸片内的层的工艺数目而促进了 半导体零件210的设计。

在电子装置的相对侧上具有顶部电极及底部电极的电子装置的实例包括(例如)磁性 隧道结及巨磁阻式装置。磁性隧道结(MTJ)作为数据存储元件用于磁性随机存取存储器 (MRAM)中。在一个实施例中，MTJ包括自由层、隧道势垒层及固定层。自由层磁矩可 平行或反平行于固定层磁矩，以表示“1”或“0”。可用反铁磁性层(AFM)钉扎铁磁性层 的磁矩。在另一实施例中，多个AFM层耦合到自由层及固定层。

图5为说明根据一个实施例的用于在裸片及/或晶片上具有顶部电极及底部电极的 电子装置的示范性制造方法的流程图。在框505处，使用第一掩模将电子装置图案化于 裸片及/或晶片上。在框510处，使用第二掩模将底部电极图案化于裸片及/或晶片上。 在框515处，沉积电介质膜以保形地涂布包括电子装置及底部电极的裸片及/或晶片。因 为在电子装置上尚未放置顶部电极，所以装置之间存在大空间。因此，电介质层能够实 质上填充装置之间的空间，而不留下空隙。将电介质层回蚀或化学机械抛光且平坦化到 类似于电子装置的顶部表面的水平。即，暴露电子装置的顶部表面以允许与顶部电极接 触。

在框520处，沉积顶部电极作为在平坦化电介质上的保形导电层。图案化顶部电极 以形成个别顶部电极。在两掩模工艺中，可使用先前用以图案化底部电极的同一掩模来 图案化顶部电极。在三掩模工艺中，第三掩模图案化顶部电极。在使用底部通孔的情况 下，可再使用底部通孔掩模以图案化顶部电极及/或底部电极。

在框525处，沉积并平坦化第二电介质膜。在框530处，将电路径图案化到第二电 介质膜中。电路径可为允许与顶部电极接触的通孔及/或沟槽。可用例如铜、铝或合金的 导电材料填充电路径。

与根据此方法所制造的顶部电极的接触件使得使电子装置短接的可能性显著减小。 金属间电介质层实质上填充电子装置之间的空间，从而留下小间隙或不留下间隙，可在 电路径形成期间填充所述间隙。因此，沟槽可直接接触顶部电极，而不会引起电子装置 的电短路。

根据此方法所制造的电子装置使得使电路径短接的可能性显著减小。金属间电介质 层实质上填充电子装置之间的空间，而几乎不或不留下间隙。因此，沟槽可直接接触顶 部电极，而无沟槽短接到其它沟槽的可能性。

可调适图5中所说明的流程图以使其用于处理不同电装置。现转到图6及7A到7H， 将描述用于磁性隧道结(MTJ)的示范性制造工艺。

图6为说明根据一个实施例的用于具有顶部电极及底部电极的磁性隧道结的示范性 制造工艺的流程图。图7A到7H为说明在制造工艺期间示范性电子装置的各种状态的 横截面图。所揭示的工艺可应用于单一电子装置、具有许多电子装置的裸片，或具有电 子装置的多个裸片的晶片。

在框605处，如图7A中所说明而制造MTJ。裸片及/或晶片700具有层间或金属间 电介质衬底702，层间或金属间电介质衬底702包括通孔708及用于耦合到底部电极层 710的接触件706。隔离层704将底部电极层710与层间或金属间电介质衬底702分开。 在底部电极层710上堆栈装置层720。装置层720可包括例如由绝缘层所分开的多个磁 性层的多个层。在沉积装置层720之后，可在磁场中将装置层720退火以设定MTJ中的 固定层的极化。在装置层720上堆栈蚀刻硬掩模730，且在蚀刻硬掩模730上图案化光 致抗蚀剂732。如图7B中所见，光致抗蚀剂732中的图案转印到光致抗蚀剂732下方 的多个层中，从而停止在底部电极层710处以产生MTJ721。

在框610处，如图7B中所示而沉积第一顶盖层734。举例来说，第一顶盖层734 可为碳化硅(SiC)膜或氮化硅(SiN)膜，且可在图案转印之后在不破坏真空的情况下沉积 第一顶盖层734，以防止MTJ721在未来处理期间损坏。在一种状况下，第一顶盖层734 防止MTJ721中的磁性材料的氧化。原位溅镀工艺可在沉积第一顶盖层734之前清洁 MTJ721的顶部表面及侧表面。举例来说，通过DC或RF电源供应器的氩(Ar)溅镀蚀刻 用Ar原子轰击MTJ721，Ar原子从MTJ721的表面用物理方式移除污染物。

如图7C中所见，在框615处，图案化底部电极层710及第一顶盖层734。经图案 化的底部电极层710形成离散底部电极711。在一个实施例中，这些底部电极711可为 可个别寻址的。在图案化底部电极711之后，清洁工艺清洁晶片，且移除任何剩余光致 抗蚀剂材料及/或蚀刻副产物。

早于顶部电极(仍未图示)在制造期间的单独时间图案化底部电极711。图案化底部 电极711与顶部电极图案化分开减小了用于在制造期间沉积电介质的纵横比，从而减小 间隙形成及沟槽(仍未图示)短接的可能性。

在框620处，回蚀第一顶盖层734以从MTJ721的顶部移除顶盖层。如图7D中所 见，第一顶盖层734在回蚀之后保留在MTJ721的侧壁上以便保护侧壁。根据一个实施 例，回蚀为无氧蚀刻，从而防止MTJ721中的金属材料的氧化。然而，如果在顶部金属 表面上发生氧化，则蚀刻工艺可移除所述氧化。将第二顶盖层740原位沉积于裸片及/ 或晶片上(包括MTJ721上)。第二顶盖层740可为(例如)氮化硅或碳化硅。根据一个实 施例，第二顶盖层740的材料不与第一顶盖层734的材料相同。

在框625处，发生金属间电介质层处理。如图7D中所见，将中间金属间电介质层 742沉积于裸片及/或晶片上。如图7E中所见，通过(例如)化学机械抛光回蚀且平坦化中 间金属间电介质层742。根据一个实施例，平坦化包括蚀刻中间金属间电介质层742及 第二顶盖层740以与MTJ721实质上齐平。在此状况下，暴露MTJ721的顶部表面以用 于与后续层接触。在另一实施例中，平坦化仅回蚀中间金属间电介质层742。后续旋涂 式有机材料及回蚀接着暴露MTJ721的顶部表面。在又一实施例中，回蚀工艺取决于裸 片及/或晶片的位置从MTJ721的侧面的一部分移除第一顶盖层734及第二顶盖层740， 以改良与顶部电极750的接触。

如早先所描述，溅镀清洁可在先前提及的用于平坦化的实施例中的任一者中清洁 MTJ721的顶部表面。早先在工艺中执行的预溅镀清洁通过从MTJ721移除氧化物而扩 大工艺窗。

在暴露顶部表面之后，将顶部电极层750沉积于裸片及/或晶片上，顶部电极层750 耦合到MTJ721。顶部电极层750为例如钽、铝或金属合金的导电层。顶部电极层750 在沉积之后为平坦的，因为在顶部电极层750下方的中间金属间电介质层742也是平坦 的且无任何空隙。

如图7F中所见，在框630处，图案化顶部电极层750以形成离散顶部电极751。根 据一个实施例，用于图案化顶部电极751的掩模为图案化底部电极711的同一掩模，从 而产生实质上类似大小的电极。

在框635处，将通孔762及沟槽764制造到顶部电极751。图7G说明电路径的一 个实施例。将顶部金属间电介质层760沉积于晶片及/或裸片上。平坦化顶部金属间电介 质层760获得实质上平坦的表面。在一个实施例中，平坦化使用化学机械抛光工艺。

在平坦化之后，图案化顶部金属间电介质层760以形成用于与顶部电极751连接的 通孔762及沟槽764。在图案化顶部金属间电介质层760之后，溅镀清洁及/或湿式清洁 从顶部电极751的顶部表面移除剩余污染物或聚合物。

用导电材料填充通孔762及沟槽764以产生顶部导体。举例来说，可电镀铜(Cu)以 填充通孔及沟槽。可使用(例如)化学机械抛光工艺来平坦化经电解沉积的铜。在沉积导 电材料之后，可将顶盖膜(未图示)沉积于晶片及/或裸片上。

在图7H中所说明的另一实施例中，不在顶部金属间电介质层760中图案化通孔。 而是，沟槽764暴露与顶部电极751的接触。在此实施例中，在蚀刻沟槽764之后，溅 镀清洁及/或湿式蚀刻从顶部电极751移除聚合物残余物。

在如上文所描述处理电子装置期间，在与蚀刻底部电极分开的工艺中蚀刻顶部电 极。使用上文所描述的示范性制造工艺减小在电子装置之间形成空隙的可能性。结果， 因为减小或消除了沟槽短接的风险，所以改良工艺良率。

用于上文所揭示的电子装置(例如，MTJ)阵列的示范性制造工艺不仅减少使到MTJ 的电路径短接的空隙填充问题，而且所述工艺还产生平坦的顶部电极表面，从而改良与 顶部电极的接触。尽管同一掩模可图案化顶部电极及底部电极两者，但在与顶部电极分 开的工艺中蚀刻底部电极。

尽管已详细描述本发明及其优点，但应理解，可在不脱离如所附权利要求书所界定 的本发明的技术的情况下在本文中进行各种改变、取代及更改。举例来说，关于衬底或 电子装置使用例如“在…上方”及“在…下方”的关系术语。当然，如果使衬底或电子 装置反转，则“在…上方”变成“在…下方”，且“在…下方”变成“在…上方”。另外， 如果定向侧向，则“在…上方”及“在…下方”可指代衬底或电子装置的侧面。此外， 本申请案的范畴不意在限于本说明书中所描述的工艺、机器、制造、物质组成、手段、 方法及步骤的特定实施例。如一般所属领域的技术人员将易于通过本发明了解，根据本 发明可利用当前存在或稍后待开发的执行与本文中所描述的对应实施例实质上相同的 功能或实现实质上相同的结果的工艺、机器、制造、物质组成、手段、方法或步骤。因 此，所附权利要求书意在在其范畴内包括这些工艺、机器、制造、物质组成、手段、方 法或步骤。