平板X射线成像器中的光电二极管和其他传感器结构以及用于基于薄膜电子器件来改进平板X射线成像器中的光电二极管和其他传感器结构的拓扑均匀性的方法

摘要

一种辐射传感器包括：一闪烁层，该闪烁层被配置为在与电离辐射相互作用时发射光子；及一光电检测器，其依次包括第一电极、感光层和与闪烁层邻近设置的可透射光子的第二电极。该感光层被配置为在与所述光子的一部分相互作用时产生电子空穴对。该辐射传感器包括：像素电路，被电连接至第一电极，并且被配置为测量指示在感光层中所产生的所述电子空穴对的成像信号；及平坦化层，被设置在第一电极与像素电路之间的像素电路上，使得第一电极在包括像素电路的平面的上方。所述第一电极和所述第二电极中的至少一个的一表面与该像素电路至少部分地重叠，且具有在该像素电路的特征的上方的表面翘曲部。所述表面翘曲部具有大于1/2微米的曲率半径。

说明书

关于联邦资助的研究或发展的声明

本发明是依据由美国国家卫生研究院授予的EB000558在政府支 持下做出的。美国政府对本发明具有特定权利。

对相关申请的交叉引用

本申请与以下申请有关且依据35 U.S.C.119的规定要求以下申请 的优先权：2009年6月17日提交的标题为“PHOTODIODE AND  OTHER SENSOR STRUCTURES IN FLAT-PANEL X-RAY  IMAGERS AND METHOD FOR IMPROVING TOPOLOGICAL  UNIFORMITY OF THE PHOTODIODE AND OTHER SENSOR  STRUCTURES IN FLAT-PANEL X-RAY IMAGERS BASED ON  THIN-FILM ELECTRONICS”的美国临时专利申请61/213,530，该美 国临时专利申请案的全部公开内容以引用的方式并入本文中。

技术领域

本发明总体上涉及被设计为检测入射电离辐射以便形成图像的 装置。

背景技术

在x射线成像的领域中，基于有源矩阵成像阵列的成像器常用于 众多的医疗及非医疗应用中。除非本文中另有说明，术语“有源矩阵” 将用来指通过开关来对成像像素的二维栅格进行寻址的原理，其中， 每一个像素中都有寻址开关。基于有源矩阵成像阵列的成像器将称作 “有源矩阵平板成像器”(AMFPI)，或者更简明地称作“有源矩阵成像 器”。另外，将可互换地使用术语“有源矩阵阵列”与“有源矩阵成像 阵列”。

AMFPI通常合并单个阵列，该单个阵列包含对电离辐射的效应具 有高度抵抗力的材料。然而，AMFPI有时包括并列排列的两个相邻阵 列，或排列成正方形或矩形的四个相邻阵列。有源矩阵成像器的普遍 性和有用性的一个原因为：可以可接受的生产率、合理的成本、以及 明显地超出用传统的晶体硅(c-Si)技术可能实现的大小的大小来制造 阵列。在c-Si技术的情况下，像素化的成像阵列(诸如，电荷耦合器件 (CCD)、CMOS传感器、有源像素传感器和无源像素传感器)最终由用 于制造的硅晶片的大小(目前至多为约300mm)限制。由晶体硅制成的 CCD、CMOS传感器以及有源像素传感器和无源像素传感器通常被制 造成具有小于约4cm×4cm的尺寸。虽然已将这种装置制造成具有约 20cm×20cm一样大的尺寸，但这种装置难以生产且生产成本高。此 外，虽然可以通过铺设小面积c-Si阵列来制造大面积装置，但是这样 引入了额外的显著的工程问题、困难和成本。在AMFPI的情况下，虽 然可以将有源矩阵阵列制造成两个像素×两个像素(其将小于1cm×1 cm)一样小，但用于AMFPI的有源矩阵阵列通常以在约10cm×10cm直 至约43cm×43cm的范围内的大小来制造，这大大地超出了像素化的 c-Si成像阵列的范围。此外，不存在禁止产生甚至更大的有源矩阵成 像阵列(例如，相当于最大的有源矩阵液晶显示器(AMLCD)的大小， 最大的有源矩阵液晶显示器已被制造成对角线为约108英寸一样大)的 技术原因。

在有源矩阵成像阵列中，通过薄膜开关来寻址成像像素的二维栅 格。该阵列包括一薄基板，在该薄基板上制造成像像素。每一像素合 并有这样的电路，在该电路中，寻址开关连接至某一种形式的像素存 储电容器。每一开关通常采取薄膜晶体管(TFT)的形式，但也可采取 薄膜二极管或者两个以上的薄膜二极管的组合的形式。虽然简单的阵 列设计对每一像素仅合并有单一开关以用于寻址的目的，但更复杂的 设计可在像素中包括额外的电路元件，所述额外的电路元件用以改善 性能和/或扩展成像器能力。此外，可在所述像素外部在阵列基板上合 并另外的电路元件。这些元件可被配置为执行诸如以下各项的功能： 控制栅极地址线上的电压；多路传输来自数据线的信号；或者用于与 阵列的操作有关的其他目的。

用于制造阵列的材料包括用以形成诸如以下各项的特征的各种 金属：地址线、至地址线的触点、迹线、通孔、电极表面和阻光表面， 以及TFT的源极、漏极与栅极。可使用诸如铝、铜、铬、钼、钽、钛、 钨的金属，氧化铟锡和金，以及这些材料的合金，诸如TiW、MoCr 和AlCu。在制造期间沉积至阵列上的给定金属层的厚度可在约10nm 至几μm的范围内。钝化层可包括诸如氮氧化硅(Si₂N₂O)、氮化硅 (Si₃N₄)、聚酰亚胺和苯并环丁烯聚合物(BCB)的材料。在制造期间沉 积至阵列表面上的给定钝化层的厚度可在约100nm直至10μm的范围 内。装置(诸如，TFT和电容器)中的电介质可包括诸如氮化硅(Si₃N₄)、 二氧化硅(SiO₂)、非晶硅和非晶硅氮化物(a-Si₃N₄:H)的材料。在制造期 间沉积至阵列表面上的给定电介质层的厚度可在约1nm至几μm的范 围内。通常，使用多个金属层、钝化层和电介质层来制造阵列中的各 种电路元件。

用于TFT(和二极管开关)的半导体材料最通常为氢化非晶硅 (a-Si)，但也可为微晶硅、多晶硅(多晶-Si)、硫族化物或硒化镉(CdSe)， 所有这些材料适合于大面积处理，从而允许制造大面积阵列。在这种 情况下，基板可由诸如以下各项的材料制成：玻璃(诸如，Corning 7059、1737F、1737G，约1mm厚)，或石英(约1mm厚)，或不锈钢薄 片(约25至500μm厚)。阵列电路的制造涉及以下操作：使用区域沉积 技术在基板上沉积连续材料层(诸如，半导体层、金属层、电介质层和 钝化层)，区域沉积技术诸如为等离子体增强化学气相沉积(PECVD)、 低压化学气相沉积(LPCVD)、化学气相沉积(CVD)、物理气相沉积 (PVD)、溅射和旋涂。在多晶-Si的情况下，用于生产此半导体的一种 常见方法为：通过基激激光使先前所沉积的a-Si材料结晶。另外，使 用光刻与蚀刻技术的组合形成电路的特征(诸如TFT、二极管、光电二 极管、电容器、迹线、通孔、地址线和至地址线的触点的这些特征)。

或者，用于这些开关的半导体材料可采取适合于大面积沉积的其 他材料(诸如低温a-Si、有机小分子或聚合物半导体)的形式。低温 a-Si是使用PECVD、LPCVD和PVD来沉积的，而有机小分子和聚合物 半导体可使用区域沉积技术或印刷技术来沉积。对于这些半导体材料， 基板可为薄的、挠性的(由诸如聚酰亚胺(PI)或聚萘二甲酸乙二醇酯 (PEM，约25至200μm厚)的材料薄片制成)。或者，可使用玻璃、石英 或不锈钢基板。可使用光刻、蚀刻、减色印刷和加色印刷技术中的一 种或其组合来形成阵列电路的特征。可用于TFT与其他装置两者的其 他半导体材料包括碳纳米管和石墨烯。可用于TFT与其他装置两者的 其他半导体材料包括氧化物半导体，所述氧化物半导体包括(但不限 于)ZnO、InGaZnO、InZnO、ZnSnO(和含Zn的任何其他氧化物)、 SnO₂、TiO₂、Ga₂O₃、InGaO、In₂O₃和InSnO。已知这些氧化物半导 体以非晶态或多晶形式存在，且在可用时适合于本发明。对于所有类 型的半导体，这些材料以其无杂质形式被使用，以及以掺杂形式被使 用，以提供p-型掺杂或n-型掺杂半导体材料。

TFT具有栅极、源极和漏极。在源极与漏极之间流经TFT的半导 体沟道的电流的量值受多种因素控制，所述因素诸如为TFT沟道的宽 度和长度、用于沟道中的半导体的迁移率、施加于栅极与源极之间的 电压的量值和极性，以及源极与漏极之间的电压差。对施加于栅极的 电压的操纵允许使晶体管高度导电(被描述为“接通”)或高度非导电(被 描述为“断开”)。

图1至图4示出a-Si和多晶-Si TFT的实例。图1为图示a-Si TFT的 一种形式的结构的示意图。图2为对应于由图1中的线框指示的平面的 位置的示意性的横截面图。该a-Si TFT的结构的对称性使得该横截面 图对于线框的沿着晶体管的宽度的任何位置在很大程度上将保持不 变。图3为图示多晶-Si TFT的一种形式的结构的示意图。所示出的版 本具有单一栅极，但是，两个以上的栅极也是可能的。图4为对应于由 图3中的线框指示的平面的位置的示意性的横截面图。与图1和图2中所 图示的a-Si TFT相比较，图3和图4中所图示的多晶-Si TFT由于通孔的 存在而具有较低程度的对称性，以致于晶体管的横截面图对于线框的 沿着晶体管的宽度的其他位置将显著地变化。

有源矩阵成像器通常包括：(a)有源矩阵成像阵列；(b)上覆该阵 列的材料层，其用作x射线转换器；(c)外部电子器件，其通过定位于 数据地址线与栅极地址线的末端的接触垫而连接至该阵列。这些电子 器件中的一些电子器件极接近于阵列的周边而定位，并且提供数字逻 辑，该数字逻辑用以辅助控制操作阵列所需的电压和定时，以及放大、 多路传输和数字化沿着数据地址线自像素所提取的模拟信号。这些电 子器件也包括操作阵列和周边电子器件所需的电压供应器，以及用以 允许所述电子器件与一个或多个计算机之间的通信的数字电子接口； (d)一个或多个计算机，其用以将控制信息发送至所述电子器件，自所 述电子器件接收数字像素信息，使阵列的操作与来自x射线源的辐射的 传送同步，且处理、显示并存储此成像信息；和(e)软件、固件和其他 编码指令，其用于所述计算机中和所述电子器件的数字逻辑中。

阵列基板、薄膜电子器件和x射线转换器均相对较薄，其组合厚 度小于1cm。这样允许将这些元件连同周边电子器件配置成一封装， 该封装具有约1cm一样紧密的厚度，类似于标准x射线胶片盒或计算机 放射摄影(CR)盒的厚度。具有这些轮廓的电子x射线成像器常常称为 平板成像器(FPI)，不管成像器所基于的技术如何。为了与根据其他技 术(诸如，铺设式CMOS传感器)产生的平板成像器区别，广义地属于 基于薄膜电子器件的成像器的描述性术语为“薄膜平板成像器”。在使 用有源矩阵阵列的成像器的特定情况下，术语“有源矩阵平板成像器 (AMFPI)”是适当的。

用于有源矩阵成像阵列的像素排列成列和行。对于使用TFT开关 的阵列，且对于给定像素列，沿着该列的所有寻址TFT的栅极都连接 至共用栅极地址线，其中每一像素列有一栅极线。对施加至每一栅极 地址线的电压的外部操纵因这样允许控制沿着该列的所有寻址TFT的 导电性。对于给定像素行，沿着该行的所有寻址TFT的漏极都连接至 共用数据地址线，其中每一像素行有一数据地址线。

在AMFPI的操作期间，在x射线的传送期间，所有寻址TFT都保 持非导电，以便允许将成像信号收集于像素存储电容器中。通过使列 中的寻址TFT导电，通常每次一列像素地读出存储于这些电容器中的 成像信号。这样允许以阵列的完全空间分辨率自对应的数据地址线采 样成像信号。对于给定数据地址线，每一采样的信号由前置放大器放 大且由模拟至数字转换器数字化，该前置放大器与该模拟至数字转换 器两者均定位于阵列外部。当然，可每次自两个以上的相继列采样成 像信号，这样减少读出时间，但以减小的空间分辨率为代价。

有源矩阵成像器最通常结合x射线源操作，但其也可与其他形式 的电离辐射源一起操作，所述电离辐射诸如为伽玛射线、电子、质子、 中子、阿尔法粒子和重离子。阵列的像素间距(其等于一个像素的宽度) 和大小、阵列和成像器的帧率能力、和x射线源的射束能量、滤波和时 间特性全都被选择以匹配成像应用的需要。对于许多形式的乳房成像 应用(包括乳腺成像、乳房断层组合式摄影、乳房计算机断层摄影，和 图像导引组织切片)，可用具有约25μm直至约200μm的像素间距的阵 列和约15至40kVp的x射线射束来执行诊断性和介入性医疗成像。对 于许多形式的放射摄影、荧光镜和断层摄影应用(包括胸部成像，胸部 断层组合式摄影，双能量成像，血管摄影法，介入性疗法，组织切片 法，四肢的成像，儿科成像，心脏成像，腹部、胸部、头部、颈部、 牙齿的锥形射束计算机断层摄影，以及放射治疗中的模拟、定位、检 验和质量确保)，也可用具有约75μm直至约1000μm的像素间距的阵 列和约50至150kVp的x射线射束来执行诊断性和介入性医疗成像。另 外，可用约300μm直至约1000μm的像素间距和用于体外射束放射治 疗的治疗射束来执行医疗成像。在这种情况下，放射源可为Co-60源(平 均能量为约1.25MeV)，或来自线性加速器或产生在约3直至50MV的 范围内的百万伏辐射的任何其他类型的加速器的输出。也可用短程治 疗源来执行使用有源矩阵成像器的医疗成像，所述短程治疗源诸如为 铯-137(¹³⁷Cs)、碘-125(¹²⁵I)、铱-192(¹⁹²Ir)、钯-103(¹⁰³Pd)、锶-90(⁹⁰Sr) 和钇-90(⁹⁰Y)。另外，非医疗应用(诸如，工业放射摄影)结合上文所描 述的所有放射源以及提供在几kVp直至约15kVp的范围内的x射线能 量的源来使用有源矩阵成像器。平板成像器的x射线转换器和相关联的 电子器件的设计和能力与阵列的设计、操作方式和各种非医疗应用的 需要匹配。

基于转换器检测x射线的方式，基于有源矩阵阵列的成像器大体 上可划分成两种类别：称作间接检测与直接检测。对于间接检测成像 器，与转换器相互作用的一些入射x射线能量首先被转换成光学光子， 且这些光子的一部分随后被转换成存储于阵列的像素存储电容器中的 电信号。对于直接检测成像器，与转换器相互作用的一些入射x射线能 量直接被转换成存储于像素存储电容器中的电信号。

对于间接检测成像器，转换器采取闪烁器的形式。对于许多应用， 使用掺杂铊的碘化铯(写作CsI:Tl或CsI:Tl⁺，其通常被生长为形成具有 对准的针状晶体的结构)，或掺杂铽的钆氧硫化物(写作Gd₂O₂S:Tb或 Gd₂O₂S:Tb³⁺，也称为GOS，通常为粉末磷光体屏幕的形式)。然而， 其他闪烁器也是可能的，诸如掺杂钠的碘化铯(写作CsI:Na或 CsI:Na⁺)、掺杂铊的碘化钠(写作NaI:Tl或NaI:Tl⁺)、钨酸钙(CaWO₄)、 钨酸锌(ZnWO₄)、钨酸镉(CdWO₄)、锗酸铋(Bi₄Ge₃O₁₂，也称为BGO)、 掺杂铈的镥钇正硅酸盐(写作Lu_1.8Yb_0.2SiO₅:Ce或Lu_1.8Yb_0.2SiO₅:Ce³⁺， 也称为LYSO)，和掺杂铈的硅酸钆(写作Gd₂SiO₅:Ce或Gd₂SiO₅:Ce³⁺， 也称为GSO)。其他闪烁器是可能的，诸如BaFCl:Eu²⁺、BaSO₄:Eu²⁺、 BaFBr:Eu²⁺、LaOBr:Tb³⁺、LaOBr:Tm³⁺、La₂O₂S:Tb³⁺、Y₂O₂S:Tb³⁺、 YTaO₄、YTaO₄:Nb、ZnS:Ag、(Zn，Cd)S:Ag、ZnSiO₄:Mn²⁺、CsI、 LiI:Eu²⁺、PbWO₄、Bi₄Si₃O₁₂、Lu₂SiO₅:Ce³⁺、YAlO₃:Ce³⁺、CsF、 CaF₂:Eu²⁺、BaF₂、CeF₃、Y_1.34Gd_0.6O₃:Eu³⁺、Pr、Gd₂O₂S:Pr³⁺、Ce、 SCGl、HFG:Ce³⁺(5％)和C₁₄H₁₀。对于许多类型的闪烁器材料(诸如， CsI:Tl、BGO和LYSO)，转换器可采取分段检测器的形式，在分段检 测器中，闪烁器材料的小的各个元件(每一元件具有大致等于或小于成 像阵列的像素间距(或阵列的像素间距的倍数)的横截面面积)与隔壁材 料组装在一起，该隔壁材料分离所述元件以形成一区域检测器，该隔 壁材料提供元件之间的光学隔离，藉此保持空间分辨率。

可沉积一材料层(称作封装或封装层)以形成闪烁器的顶层，以便 以机械方式和以化学方式保护闪烁器。

对于间接检测AMFPI，像素存储电容器采取光学传感器的形式， 诸如光电二极管或金属绝缘半导体(MIS)结构。这些光学传感器通常合 并有a-Si半导体-其为由于以下事实而极适合于电离辐射的成像的材 料：a-Si传感器的信号、噪声和暗电流性质仅极微弱地受极高辐射剂 量影响。基于a-Si和多晶-Si的TFT的性质也仅微弱地受极高辐射剂量 影响，使得这些TFT极适合于电离辐射的成像。

a-Si光电二极管的结构的一种形式包括底电极(其连接至寻址 TFT的源极)、掺杂层(n⁺型掺杂a-Si，约10至500nm厚，且优选地为约 50至100nm厚)、无杂质a-Si层(优选地，约0.5至2.0μm厚)、第二掺杂 层(p⁺型掺杂a-Si，约10至500nm厚，且优选地为，约5至20nm厚)，和 由对可见光透明的材料(诸如，氧化铟锡，ITO)制成的顶电极。在此a-Si 光电二极管结构的一种可替代形式中，上部a-Si层与下部a-Si层的掺杂 可互换。将顶部掺杂a-Si层的厚度最小化减少了在此层中吸收的光学 光子的比例，从而有助于将记录于像素中的成像信号最大化。

在图5中示意性地图示用于间接检测的有源矩阵成像阵列的像素 电路的实例。此图中所描绘的电路元件包括光电二极管(PD)和像素寻 址晶体管(TFT)。标记了由虚线椭圆环绕的TFT的源极、漏极与栅极。 第二虚线椭圆强调：光电二极管(其为像素的光学传感器)也用作具有 电容C_PD的像素存储电容器。也示出分别对应于所描绘的像素的列和 行的栅极地址线和数据地址线。施加至光电二极管的顶电极的反向偏 置电压的量值为V_BIAS。此电压由外部电压供应器来提供。V_BIAS通常设 定为在约1V至8V的范围内的值。

图6为对应于图5中的像素电路的像素设计的一结构实施方式的 示意性横截面图示，该结构实施方式称作基线架构。在此实施方式中， 寻址TFT与多个其他元件共享像素的表面积，所述多个其他元件包括 具有堆栈结构的离散a-Si光电二极管、地址线，和地址线、光电二极 管与TFT之间的间隙。

在图6中，通过虚线椭圆来指示a-Si寻址晶体管(TFT)的大体位置 (仅图示漏极、源极与栅极)。光电二极管的底电极由用以形成TFT的 源极的金属的延伸部分形成。将光电二极管的其余层(其并不与TFT重 叠)图案化，以使得其与底电极的边缘对准且以此方式形成一堆栈结 构。这些层包括n⁺型掺杂a-Si层、无杂质a-Si层、p⁺型掺杂a-Si层，和 用作光学透明顶电极的ITO层。通过偏置线(bias line)将量值为V_BIAS的反向偏置电压施加至光电二极管的顶电极，从而产生横跨光电二极 管的电场通过金属通孔而连接至TFT的漏极的数据地址线和偏置 线的方向与该图的平面正交。通过阴影示意性地指示钝化材料的大致 位置。这包括沉积于阵列的整个顶面上以便封装阵列的钝化材料，从 而以机械方式保护阵列且防止与偏置线和数据地址线的非意欲的电接 触。还描绘闪烁器的形式的x射线转换器，该闪烁器在整个阵列的上方 延伸。入射x射线(波状箭头)在闪烁器中产生光学光子(直的暗淡箭头)。 一些光学光子进入光电二极管的无杂质层中，产生由于电场而朝向电 极漂移的电子和空穴，藉此产生存储于像素中且最终自像素读出的成 像信号。

对于直接检测、有源矩阵平板成像器，转换器可采取光导材料层 的形式，该光导材料层具有足以使大部分入射x射线停止的厚度。一种 合适的光导材料为非晶硒a-Se，其可制造为直至约2000μm厚，且优选 地制造为具有在约200至1000μm的范围内的厚度。适合于作为直接检 测转换器的其他光导材料包括单晶和多晶形式的碘化铅(PbI₂)、碘化汞 (HgI₂)、氧化铅(PbO)、碲化镉锌(CdZnTe)、碲化镉(CdTe)、Bi₂S₃、 Bi₂Se₃、BiI₃、BiBr₃、CdS、CdSe、HgS、Cd₂P₃、InAs、InP、In₂S₃、 In₂Se₃、Ag₂S、PbI₄^-2和Pb₂I₇^-3。光导体的厚度的选择随着x射线能量的 增加而增加，以便实现合理的较大比例的x射线的转换，该比例可为约 10％至90％(在诊断能量下)和约1％至10％(在放射治疗能量下)的范围 内的任何值。

在使用百万伏辐射进行成像的情况下(例如，体外放射治疗成像 或工业放射摄影，包括用于安全应用的扫描)，通常将一薄(约1mm) 金属板定位于转换器的上方(对于间接检测，直接在闪烁器上，或对于 直接检测，直接在覆盖光导体的顶电极的上方的封装上)。此板的成分 可采取许多形式，包括铜、钢、钨和铅。在图7中示意性地图示用于直 接检测的有源矩阵成像阵列的像素电路的实例。此图中所描绘的电路 元件包括光导体(PC)、像素寻址晶体管(TFT)，和具有电容C_STORAGE的像素存储电容器(如由虚线椭圆指示)。标记了由另一虚线椭圆环绕 的TFT的源极、漏极与栅极。第三虚线椭圆强调：光导体具有电容C_PC且也类似于电路中的电阻为R_PC的大电阻器而起作用。也示出对应于 所描绘的像素的列和行的栅极地址线和数据地址线。施加至光导体的 顶电极的偏置电压的量值为V_BIAS。此电压由外部电压供应器来提供。 所使用的V_BIAS值取决于光导体材料的类型，且大体上与该材料的层厚 度成比例地增加。对于a-Se，V_BIAS通常为每一微米厚度约10V。因此， 对于1000μm的a-Se层，V_BIAS将为约10,000V。对于HgI₂，V_BIAS通常 在每一微米约0.5至2.0V的范围内。因此，对于500μm的HgI₂层，V_BIAS将为约250至1,000V。光导层也可以雪崩模式操作，其中横跨该层的 V_BIAS的值通常较高-对于a-Se的实例，在每一微米约50V至100V的范 围内。在这种情况下，可使雪崩层足够厚，以本身使大部分x射线停止， 或可使雪崩层较薄，而将一光导体或闪烁器层(诸如，分别具有足够厚 度以使大部分入射x射线停止的a-Se或CsI:Tl)沉积于雪崩层的上方。在 这种情况下，雪崩层的用途在于放大来自上覆转换器的信号。

图8为对应于图7中的像素电路的像素设计的一结构实施方式的 示意性横截面图示。在此实施方式中，寻址TFT与以下各项共享像素 的表面积：像素存储电容器、地址线，和地址线、存储电容器与TFT 之间的间隙。光导体结构(包括底电极、光导材料层，和顶电极)驻留 于寻址TFT的平面上方(即，水平面的上方)。

在图8中，通过虚线椭圆来指示a-Si寻址晶体管(TFT)的大体位置 (仅图示漏极、源极与栅极)。对于像素存储电容器(其位置由第二虚线 椭圆指示)，仅图示了顶电极和底电极。像素存储电容器的顶电极由后 部触点形成，该后部触点为用以形成TFT的源极的金属的延伸部分。 光导体的底电极通过至后部触点的通孔(通过第三椭圆指示)而连接至 TFT，且并不在TFT的上方延伸。横跨整个阵列沉积一厚的连续光导 体材料层(其充当x射线转换器)，从而使该材料与底电极接触。在整个 光导体表面的上方沉积一连续顶电极。将量值为V_BIAS的偏置电压施加 至顶电极，以便建立一横跨光导体的电场。将一材料层(称作封装或封 装层)沉积于整个顶电极的上方以便封装阵列，从而以机械方式和以化 学方式保护阵列，且防止与顶电极的非意欲的电接触。通过金属通孔 而连接至TFT的漏极的数据地址线的方向与该图的平面正交。大致通 过阴影来指示钝化材料的位置。注意，在直接检测像素和阵列的可替 代配置中，可在底电极与光导体之间或在顶电极与光导体之间沉积一 薄材料层(通常为约1至10微米厚，充当障壁、电介质或掺杂层)。或者， 可在两个位置中都沉积此薄材料层，且在每一位置中此薄材料层的类 型和厚度可不同。

对于具有图6中所图示的基线架构的间接检测有源矩阵成像阵 列，寻址TFT与光电二极管彼此直接竞争和与其他像素元件竞争像素 中的区域。这在图6中以及在显现于图9中的四个像素的对应示意性呈 现中显而易见。其在图10中进一步显而易见，在图10中示出自一对间 接检测有源矩阵阵列所获得的像素的显微照片。大体而言，设计间接 检测有源矩阵阵列以便使光电二极管的面积尽可能地大。另外，对于 偏置线在光电二极管的顶面的上方延伸的阵列设计，使这些线和相关 联的通孔(两者均为光学不透明的且阻挡光到达光电二极管)的面积尽 可能地小。对于给定阵列设计，像素区域的被光电二极管表面(其对来 自上方的入射光敞口)占据的比例称作光学填充因子。

光学填充因子的最大化受以下事实推动：对来自上覆闪烁器的入 射光的更有效使用增加了像素信号大小，因此增加成像器的信噪比， 从而导致改善的图像质量。对于用于需要小像素间距(例如，在约100 μm以下)的应用或成像器以低曝光(诸如，荧光镜检查法的低曝光区， 其中每一帧的曝光小于约1μR)操作的应用的阵列设计而言，将光学填 充因子最大化特别重要。

高的光学填充因子激励以下各项的最小化：寻址TFT的大小、地 址线的宽度、偏置线的宽度，和光电二极管、TFT与地址线之间的间 隙。然而，制造过程对设计的每个元件强加了最小特征大小。此外， 地址线和偏置线必须足够宽，以限制沿着这些线的电阻(因为高电阻将 负面地影响阵列的时间和/或电操作，以及可能减小信号对噪声性能)。 另外，间隙不得窄到导致像素元件之间的非意欲的接触(和因此的电短 路)或导致高水平的寄生电容(其可使信噪比和时间性能降级)。最后， TFT沟道的宽度对长度比(称为纵横比)必须足够大，以便提供期望的 阵列读出速度所需的TFT接通电流的量值(因为具有较高纵横比的 TFT在其导电模式中提供较高水平的电流)。图10图示这些考虑事项的 实际实例，其中经由间隙、地址线和TFT的大小的减小(由最小特征大 小的减小辅助)，早先阵列设计的光学填充因子(图10(a)中所示出)在稍 后设计中显著增加(图10(b)中所示出)。随着像素间距减小，维持大的 光学填充因子的挑战变得更为困难，这是因为被地址线、间隙和寻址 TFT占据的区域消耗了更大比例的像素区域。

回避上述关于光学填充因子的限制的高度有效的方法为：实施光 电二极管结构位于寻址TFT的平面上方(即，水平面的上方)的像素架 构。多种这些面外架构是可能的，且图11和图12中示出两个这样的架 构。在这些图示中，面外光电二极管结构与寻址TFT的一部分或全部 重叠，以便将光学填充因子最大化。

图11中的光电二极管包括与底电极对准的离散的堆栈结构。如图 6中，单一寻址TFT连接至离散a-Si光电二极管，该离散a-Si光电二极 管具有三个a-Si层以及顶电极和底电极。然而，在此像素架构中，光 电二极管的底电极定位于寻址TFT的平面的上方。底电极通过至后部 触点的通孔(其位置通过虚线椭圆指示)而连接至TFT，该后部触点为 用以形成TFT的源极的金属的延伸部分。光电二极管的所述a-Si层和 该顶电极被图案化以形成与底电极对准的堆栈。数据地址线(其位置通 过实线椭圆指示)与偏置线两者的方向与该图的平面正交。

图12中的光电二极管具有一结构，在该结构中，一些层为连续的。 如图11中，单一寻址TFT连接至定位于TFT的平面上方的a-Si光电二极 管。然而，在此像素架构中，p⁺型掺杂层和无杂质层未被图案化，而 是横跨阵列为连续的以辅助将光学填充因子最大化。n⁺型掺杂a-Si层 被图案化以与光电二极管的底电极对准，以抑制相邻像素之间的电荷 共享。底电极通过至后部触点的通孔(其位置通过虚线椭圆指示)而连 接至TFT，该后部触点为用以形成TFT的源极的金属的延伸部分。数 据地址线(其位置通过实线椭圆指示)的方向与该图的平面正交。

图13和图14对应于具有图12中所描绘的像素架构的间接检测有 源矩阵阵列设计的实际实现。图13为四个像素的示意性呈现而图14为 来自一阵列的像素的显微照片。

发明内容

在本发明的一个实施例中，提供一种辐射传感器，其包括：闪烁 层，该闪烁层被配置为在与电离辐射相互作用时发射光子；和光电检 测器，其依次包括第一电极、感光层和与闪烁层邻近设置的可透射光 子的第二电极。该感光层被配置为在与所述光子的一部分相互作用时 产生电子空穴对。该辐射传感器包括：像素电路，被电连接至第一电 极，并且被配置为测量指示在感光层中所产生的所述电子空穴对的成 像信号；和平坦化层，被设置在第一电极与像素电路之间的像素电路 上，使得第一电极在包括像素电路的平面的上方。所述第一电极和所 述第二电极中的至少一个的表面与该像素电路至少部分地重叠且具有 在该像素电路的特征的上方的表面翘曲部(surface inflection)。该表 面翘曲部具有大于1/2微米的曲率半径。

在本发明的另一个实施例中，提供一种辐射传感器，其包括光导 体检测器，该光导体检测器依次包括第一电极、光导层，和可透射电 离辐射的第二电极。该光导层被配置为在与电离辐射相互作用时产生 电子空穴对。该辐射传感器包括：像素电路，其电连接至该第一电极 且被配置为测量指示在该光导层中所产生的电子空穴对的成像信号； 和平坦化层，被设置在第一电极与像素电路之间的像素电路上，使得 第一电极在包括像素电路的平面的上方。所述第一电极和所述第二电 极中的至少一个的表面与该像素电路至少部分地重叠且具有在该像素 电路的特征的上方的表面翘曲部。该表面翘曲部具有大于1/2微米的曲 率半径。

在本发明的又一个实施例中，提供一种用于制造辐射传感器的方 法。该方法包括：在基底基板上形成像素电路元件，在所述像素电路 元件的上方形成平坦化层，在平坦化层中形成孔以露出至像素电路元 件的连接件，使图案化的孔金属化，形成与金属化的孔电接触的第一 电极，和在该第一电极上形成对光或电离辐射敏感的层。形成该平坦 化层在第一电极的与该像素电路至少部分地重叠的表面上提供一表面 翘曲部，该表面翘曲部在像素电路的特征的上方，并且具有大于1/2微 米的曲率半径。

应理解，本发明的上述一般描述与以下详细描述两者均为例示性 的，且并非限制本发明。

附图说明

通过参考结合附图考虑的以下详细描述，对本发明的更完全的了 解和其许多附带优点将容易得到，且其将变得更好理解。

图1为a-Si薄膜晶体管(TFT)的一种形式的示意性三维图，其示出 从倾斜角观看的TFT的顶部；

图2为图1中所示出的a-Si TFT的示意性横截面图；

图3为多晶-Si TFT的一种形式的示意性三维图，其示出从倾斜角 观看的TFT的顶部；

图4为图3中所示出的多晶-Si TFT的示意性横截面图；

图5为来自有源矩阵成像阵列的像素的示意性电路图，该有源矩 阵成像阵列使用入射辐射的间接检测；

图6为具有离散光电二极管的间接检测像素设计的一种形式的横 截面图的示意性图，该间接检测像素设计对应于图5的像素电路的一特 定结构实施方式且称作基线架构；

图7为来自有源矩阵成像阵列的像素的示意性电路图，该有源矩 阵成像阵列使用入射辐射的直接检测；

图8为直接检测像素设计的一种形式的横截面图的示意性图；

图9为间接检测有源矩阵阵列的四个相邻像素的示意性呈现，其 对应于分别在图5和图6中所示出的像素电路和基线架构的实施方式；

图10为一对间接检测有源矩阵阵列的在单一像素的区域中的顶 面的显微照片集合，其对应于图6中的基线架构的实施方式；

图11为具有离散的面外光电二极管结构的间接检测像素设计的 横截面图的示意性图；

图12为具有连续的面外光电二极管结构的间接检测像素设计的 横截面图的示意性图；

图13为间接检测有源矩阵阵列的四个相邻像素的示意性呈现，其 对应于分别在图5和图12中所示出的像素电路和架构的实施方式；

图14为间接检测有源矩阵阵列的在单一像素的区域中的顶面的 显微照片，其对应于图12中的像素架构的实施方式和图13中的呈现；

图15为来自基于有源像素设计的间接检测阵列的像素的示意性 电路图，该有源像素设计具有单级像素内放大器；

图16为基于有源像素设计的间接检测阵列的四个相邻像素的示 意性呈现，该有源像素设计使用多晶-Si TFT，该示意性呈现对应于图 15中的像素电路和类似于图12中的结构的光电二极管结构的实施方 式；

图17为间接检测阵列的在单一像素的区域中的顶面的显微照片， 其对应于图15中的像素电路的实施方式和图16中的呈现；

图18为来自基于有源像素设计的间接检测阵列的像素的示意性 电路图，该有源像素设计具有两级像素内放大器；

图19为基于有源像素设计的间接检测阵列的四个相邻像素的示 意性呈现，该有源像素设计使用多晶-Si TFT，该示意性呈现对应于图 18中的像素电路和类似于图12中的结构的光电二极管结构的实施方 式；

图20为间接检测阵列的在单一像素的区域中的顶面的显微照片， 其对应于图18中的像素电路的实施方式和图19中的呈现；

图21为基于单级像素内放大器设计的间接检测阵列的计算的横 截面图，该单级像素内放大器设计使用多晶-Si TFT，该横截面图对应 于图16和图17且示出各种特征和材料的原生拓扑(native topology)；

图22(a)为基于两级像素内放大器设计的间接检测阵列的计算的 横截面图，该两级像素内放大器设计使用多晶-Si TFT，该横截面图对 应于图19和图20且示出各种特征和材料的原生拓扑；

图22(b)对应于图22(a)的一部分；

图23(a)为单级像素内放大器阵列的在单一像素的区域中的俯视 图，该图是根据用于图21的相同计算获得，该图对应于图16和图17且 示出连续光电二极管结构的顶部的原生拓扑；

图23(b)为自图17获得的显微照片，其以用于与图23(a)中的计算 的俯视图相比较的目的示出；

图24(a)为两级像素内放大器阵列的在单一像素的区域中的俯视 图，该图是根据用于图22的相同计算获得，该图对应于图19和图20且 示出连续光电二极管结构的顶部的原生拓扑；

图24(b)为自图20获得的显微照片，其以用于与图24(a)中的计算 的俯视图相比较的目的示出；

图25为图示曲率半径的一般概念的一对图，曲率半径可应用于表 面的平坦度的改变的表征；

图26(a)为间接检测阵列的计算的横截面图，其对应于图21，但具 有经由钝化#2的完全平坦化而实现的更均匀的拓扑；

图26(b)为间接检测阵列的计算的横截面图，其对应于图21，但具 有经由钝化#2的部分平坦化而实现的更均匀的拓扑；

图27(a)为间接检测阵列的计算的横截面图，其对应于图22(a)， 但具有经由钝化#2的完全平坦化而实现的更均匀的拓扑；

图27(b)对应于图27(a)的一部分；

图28为间接检测阵列的计算的横截面图，其对应于图26(a)，但具 有经由光电二极管的底电极的周边边缘的平滑化而实现的更均匀的拓 扑；

图29为间接检测阵列的计算的横截面图，其对应于图27(a)，但具 有经由光电二极管的底电极的周边边缘的平滑化而实现的更均匀的拓 扑；

图30为间接检测阵列的计算的横截面图，其对应于图28，但具有 经由通孔的窄化和用金属填充这些通孔而实现的更均匀的拓扑，所述 通孔连接光电二极管的底电极与后部触点；

图31(a)为单级像素内放大器阵列的在单一像素的区域中的俯视 图，该图是自计算获得且完全对应于图23(a)，该图示出顶部连续光电 二极管结构的原生拓扑，且以用于与此图中的其余视图相比较的目的 而被包括在内；

图31(b)示出经由钝化#2的完全平坦化而实现的相对于图31(a)的 表面拓扑的改善，该图是自用于图26(a)的相同计算获得；

图31(c)示出经由光电二极管的底电极的周边边缘的平滑化而实 现的相对于图31(b)的表面拓扑的改善，该图是自用于图28的相同计算 获得；

图31(d)示出经由通孔的窄化和用金属填充这些通孔而实现的相 对于图31(c)的表面拓扑的改善，该通孔连接光电二极管的底电极与后 部触点，该图是自用于图30的相同计算获得；

图32(a)为两级像素内放大器阵列的在单一像素的区域中的俯视 图，该图是自计算获得且完全对应于图24(a)，该图示出顶部连续光电 二极管结构的原生拓扑，且以用于与此图中的其余视图相比较的目的 而被包括在内；

图32(b)示出经由钝化#2的完全平坦化而实现的相对于图32(a)的 表面拓扑的改善，该图是自用于图27的相同计算获得；

图32(c)示出经由光电二极管的底电极的周边边缘的平滑化而实 现的相对于图32(b)的表面拓扑的改善，该图是自用于图29的相同计算 获得；

图32(d)示出经由通孔的窄化和用金属填充这些通孔而实现的相 对于图32(c)的表面拓扑的改善，该通孔连接光电二极管的底电极与后 部触点，该图是自计算获得；

图33(a)为间接检测阵列的计算的横截面图，其对应于图21，但具 有经由光电二极管中的无杂质a-Si层的完全平坦化而实现的更均匀的 拓扑；

图33(b)为间接检测阵列的计算的横截面图，其对应于图21，但具 有经由光电二极管中的无杂质a-Si层的部分平坦化而实现的更均匀的 拓扑；

图34(a)为单级像素内放大器阵列的在单一像素的区域中的俯视 图，该图是自计算获得且完全对应于图23(a)，该图示出顶部连续光电 二极管结构的原生拓扑，且以用于与此图中的其余视图相比较的目的 而被包括在内；

图34(b)示出经由光电二极管中的无杂质a-Si层的部分平坦化而 实现的相对于图34(a)的表面拓扑的改善，该图是自用于图33(b)的相同 计算获得；

图34(c)示出经由光电二极管中的无杂质a-Si层的完全平坦化而 实现的相对于图34(a)的表面拓扑的改善，该图是自用于图33(a)的相同 计算获得。

具体实施方式

将面外光电二极管结构并入间接检测有源矩阵阵列的像素设计 中提供了一种用于显著改善光学填充因子的机制。在实施连续光电二 极管结构的情况下，可能实现对应于整个像素区域的大至1的光学填充 因子。这些光学填充因子提高起因于消除了光电二极管与其他像素元 件(诸如，寻址TFT、地址线和间隙)之间的对像素区域的竞争。

面外光电二极管结构也使得有可能将额外元件引入像素(诸如， TFT、二极管、电容器和电阻器，以及通孔、迹线、控制线、地址线 和接地平面)，藉此使得有可能实现更复杂的像素电路。如在有源矩阵 阵列的情况下，这些额外元件将驻留于与光电二极管的平面分离的平 面中，且因此将不与光电二极管竞争像素区域。经由在像素设计中和 在阵列设计中的其他地方引入更复杂电路，与每一像素仅具有单一 TFT(充当像素寻址开关)的有源矩阵平面板成像阵列的性能相比较， 可实现相当大的性能改善。虽然用于这些额外TFT和二极管的半导体 材料的类型可为上文所描述的这些类型中的任一个，但下文所描述的 更复杂电路的实例涉及多晶-Si TFT。另外，虽然以下实例与间接检测 阵列设计(其中成像信号经收集且在读出之前存储于像素存储电容器 中)有关，但面外光电二极管结构也使得有可能产生允许检测和计数各 个x射线(通常称作单一光子计数的能力)的像素电路，而不使这些电路 与光电二极管竞争区域。这些单一光子计数像素将包括检测器(诸如， 面外光电二极管结构)，以及用于放大器、鉴别器(可任选地，具有脉 冲整形电路)和事件计数器(例如，线性反馈移位寄存器的形式)以及用 于寻址和像素重置的电路。单一光子计数阵列提供许多优点，诸如基 于x射线光谱的选定部分产生高对比度图像的能力(称作能量鉴别或能 量窗限(energy windowing)的技术)。

对于基于入射辐射的间接检测以及直接检测的阵列设计，增加的 复杂性均可改善成像器的信噪比。在间接检测的情况下，较大复杂性 也可有助于限制与光电二极管中的a-Si的处于介稳态电子状态(也称为 捕获状态)中的电荷的捕获和释放相关联的不需要的效应。

现参照附图，其中，在若干附图中相似的附图标记表示相同或对 应的部分，更具体地，参照图5，对于具有图5中所示出的一般形式的 有源矩阵阵列像素电路，在给定像素列的读出期间，横跨对应光电二 极管的电场增加回至最大值，该最大值通过V_BIAS的量值和光电二极管 中的a-Si的厚度来限定。因此，像素读出导致对成像信号进行采样以 及将像素初始化。在每一像素存储电容器中的成像信号的收集期间， 电场减小。对于给定像素，若成像信号足够大，则电场的量值将几乎 减小至零，存储电容器将不能够进一步存储电荷，且像素饱和。光电 二极管中的电荷捕获的概率通常随着电场强度减小而增加，且在接近 像素饱和的条件时变得非常高。在放射摄影成像(其通常涉及大的x射 线曝光)中，所捕获电荷的高水平导致成像信号的实质损失。这样降低 成像器的信噪比且可使图像质量降级。在荧光镜成像中，在早先图像 的获取期间所捕获的电荷将在稍后图像中释放。这样可导致来自较早 图像的图像信息显现于稍后图像中-其为一种称作滞后或图像滞后的 一般不需要的效应。另外，若使用成像器产生具有大的x射线曝光的放 射摄影图像，且若在短时间以后使用该成像器产生荧光图像，则来自 放射摄影图像的图像信息可显现于荧光图像中-其为一种称作重像 (ghosting)的不需要的效应。滞后和重像为造成图像假影的原因，所述 图像假影可使图像中的重要信息不清楚，因此使得图像的有用性降级， 且这些假影通常在使用基于有源矩阵阵列的成像器的情况下遇到。然 而，合并有具有比有源矩阵阵列的复杂性更大的复杂性的电路的阵列 设计可克服信号对噪声限制且减少图像假影，同时保持紧密性、大面 积和辐射损害抵抗性的重要优点。

在图15中示意性地图示用于间接检测阵列的更复杂像素电路的 实例。此电路设计包括三个TFT，所述TFT被配置为提供单级像素内 放大器、寻址TFT和重置TFT。由于像素内放大器的存在，此设计称 作有源像素设计。在合并有此设计的阵列的操作期间，收集成像信号 且将其存储于充当像素存储电容器的光电二极管中。如在有源矩阵阵 列的情况下，每次可对一列像素执行读出(若期望最大空间分辨率)， 但像素信号的采样与像素初始化不再同时进行。当经由使用寻址TFT 来采样给定像素存储电容器中的成像信号时，像素内放大器将该信号 放大一量，该量等于数据地址线的电容与光电二极管的电容C_PD的比 率。因为此放大在来自寻址TFT和来自外部前置放大器(其为有源矩阵 成像器中的两个主要噪声源)的噪声影响之前发生于成像器电路中，所 以此像素电路设计可提供成像器的信噪比的实质增加。另外，对于此 像素电路，对成像信号进行采样并不会初始化像素。确切地说，成像 信号继续驻留于像素存储电容器中，直至经由使用重置TFT初始化该 像素为止。因此，可对成像信号进行多次采样且接着将其进行平均， 从而导致成像器的信噪比的进一步改善。图16和图17对应于具有单级 像素内放大器设计的间接检测阵列的实际实现，其表示图15的像素电 路的实施方式。图16为四个像素的示意性呈现，而图17为来自实际阵 列的像素的显微照片。

在图18中示意性地图示用于间接检测阵列的甚至更复杂的像素 电路的另一实例。此电路设计包括五个TFT和反馈电容器，该五个TFT 和该反馈电容器被配置为提供两级像素内放大器、寻址TFT和重置 TFT。这为有源像素设计的另一实例。在合并有此设计的阵列的操作 期间，收集成像信号且将其存储于充当像素存储电容器的反馈电容器 中。此设计的操作和优点类似于上文所描述的单级像素内放大器设计 的操作和优点-由于对成像信号的像素内放大以及由于对成像信号的 多次采样和平均而提供成像器的信噪比的实质增加。另外，在此设计 中，在成像信号的收集和存储期间，横跨光电二极管的电场仅极轻微 地减小-与有源矩阵像素设计或先前所描述的单级像素内放大器设计 的情形形成鲜明对比。

因此，光电二极管中的电荷捕获的量得以减少且滞后和重像假影 得以减轻，甚至在非常高的x射线曝光下也如此。此两级像素内放大器 设计的另一优点在于：与单级设计的情况相比较，此设计允许对放大 器的增益(定义为放大器增大成像信号所藉由的乘法因子)的更大程度 的控制。在两级设计中，像素内放大器将成像信号放大一量，该量等 于数据地址线的电容与像素反馈电容器的电容C_FB的比率。因此，对于 单级设计与两级设计两者而言，对于给定像素间距和像素存储电容器 电容，像素内放大器增益的量值随着数据线电容增加而增加。因此， 若基于给定像素设计制造较大的阵列(即，沿着数据线方向具有较大数 目个像素的阵列)，则放大的量将增加。这是由于数据线电容将与沿着 数据地址线的像素数目成比例地增加。在单级设计的情况下，在不变 更光电二极管的厚度或面积(其规格需要针对最大光检测效率独立地 进行优化)的情况下，像素内放大器增益对阵列大小的此相依性(其一 般为不希望的)无法被抵销。然而，对于两级设计，可调整C_FB的量值(例 如，通过调整电容器电介质的厚度或电容器的面积)，以抵销数据线电 容的改变。这样允许针对各种阵列大小实施给定两级设计，而不必改 变自阵列提取的成像信号的量值的范围-因而简化了成像器操作所需 的外部前置放大电子器件的设计。图19和图20对应于具有两级像素内 放大器的间接检测阵列的实际实现，其表示图18的像素电路的实施方 式。图19为四个像素的示意性呈现，而图20为来自实际阵列的像素的 显微照片。

如上文所描述，面外光电二极管结构使得实质性能改善成为可 能。这些改善为增加的光学填充因子的直接结果，以及是由这些光电 二极管结构促进的增加的像素电路复杂性的结果。然而，对于这些益 处的实际实现，面外光电二极管结构不应引入使性能降级的其他因素。 就此而言，发明者已发现了使性能降级的显著问题，如下文所解释。

图21和图22分别为对应于图17和图20中的显微照片的单级像素 内放大器设计和两级像素内放大器设计的计算的横截面图。这些横截 面图图示存在于像素设计中的各种特征和材料。例如，存在四个钝化 层：缓冲钝化、钝化#1、钝化#2和顶钝化。另外，存在四个金属层： 分流金属(shunt metal)(用于诸如重置电压线与栅极地址线的元件)； 金属#1(用于诸如后部触点、数据地址线和通孔的元件)；金属#2(用于 诸如光电二极管的底电极的元件)；和ITO(用于光电二极管的顶电极)。 图21和图22中所示出的其他层和特征包括：用于TFT沟道的多晶-Si(标 记为活性多晶-Si)；TFT栅极(由多晶-Si形成)；和用于光电二极管的n⁺型掺杂、无杂质和p⁺型掺杂a-Si。在这些横截面中显而易见的光电二 极管结构的拓扑不均匀性表示对应的已制造的阵列中的拓扑不均匀 性，图17和图20中的显微照片是自所述对应的已制造的阵列获得。例 如，在图23和图24中，像素的俯视图(自用以产生图21和图22中的横截 面图的相同计算获得)与对应阵列的实际实现的显微照片之间的紧密 对应是显而易见的。

图21至图24中所图示的光电二极管结构示范了其拓扑的极高不 均匀性程度。此拓扑不均匀性是由于像素设计中的定位于光电二极管 下方或为光电二极管的部分的特征的存在。对于所示出的像素设计的 实例，这些特征包括TFT、电容器、地址线、迹线和通孔(包括将光电 二极管的底电极连接至后部触点的通孔)。这些特征在面外光电二极管 结构中产生不均匀性，而不管结构为连续的(如在这些实例中)抑或离 散的(即，具有图11中所示出的光电二极管结构)。注意，在直接检测 阵列的情况下，在光导体结构的下方或为光导体结构的部分的特征(诸 如，TFT、电容器、地址线、迹线和通孔)的存在也在该结构中产生类 似程度的拓扑不均匀性。对于具有连续面外光电二极管结构的间接检 测阵列，以及对于直接检测阵列，沿着底电极的整个周边且在将底电 极连接至后部触点的通孔的区域中产生拓扑不均匀性，如在图14、图 21和图22(a)中显而易见的。

比较起来，对于使用基线架构的间接检测阵列，离散光电二极管 结构示范了其拓扑的极高程度的均匀性。此拓扑均匀性是由于在像素 设计中不存在定位于光电二极管的下方或为光电二极管的部分的任何 特征，如在图6和图9中显而易见的。在这种情况下，当在阵列基板的 平滑的平坦表面的上方执行用以制造光电二极管结构的各种层的处理 步骤时，对于每一层都实现平滑的平坦表面以及厚度均匀性。因此， 光电二极管结构的顶部将为平滑的、平坦的，如在图10中所观测。此 平滑性和平坦性仅受起源于用于阵列的制造的处理步骤的随机的局部 变化(大约几百埃)限制。注意，在制造期间，其他处理变化可横跨阵 列产生给定材料层的厚度的多达百分之几十的系统变化(例如，增加或 减少)。

在使用基线架构的间接检测阵列的情况下，光电二极管表现出极 佳性质，其包括感测光学光子和收集所得信号的高效率，以及暗电流、 电荷捕获、电荷释放和滞后的有利地低的水平-既无干扰这些极佳性 质的归因于制造过程的平滑性和平坦性的随机局部变化，也无干扰这 些极佳性质的归因于制造过程的材料厚度的系统变化。表现出这些极 佳性质的光电二极管结构(不管包含离散的基线架构设计，抑或连续的 或离散的面外设计)称作具有高质量。对于给定成像阵列，这些性质中 的每一个可经由测量各个像素的信号性质来获得，且来自各个像素的 结果或来自许多像素的结果的平均的结果可以下述方式来表达。每一 像素的暗电流的此有利水平的量值(规格化至单位光电二极管面积)小 于约1pA/mm²。每一像素的电荷捕获的此有利水平的量值(通过在单 一射线照相帧期间由于捕获而损失的成像信号的量来量化，且表达为 在电荷捕获与电荷释放处于平衡的条件下获得的成像信号的百分比) 小于约20％。每一像素的电荷释放的此有利水平的量值(通过在具有辐 射的情况下且在电荷捕获与电荷释放处于平衡的条件下获取的一系列 帧之后的在不存在辐射的情况下获取的第一帧期间自捕获状态释放的 成像信号的量来量化，且表达为在电荷捕获与释放处于平衡的条件下 获得的成像信号的百分比)小于约15％。每一像素的滞后的此有利水平 的量值(通过在具有辐射的情况下获取的一个帧或一系列帧之后的在 不存在辐射的情况下获取的第一帧期间自捕获状态释放的成像信号 (其起源于在一个或多个先前帧中所捕获的电荷)的量来量化，且表达 为来自先前帧的成像信号的百分比)小于约15％。这些测量的结果通常 也称作第一域滞后，或者，称作第一帧滞后。对于将光导材料用于转 换器的直接检测有源矩阵阵列，暗电流(规格化至单位光导体面积)、 电荷捕获、电荷释放和滞后的有利水平的量值类似于上文的针对间接 检测阵列所描述的水平。

对于使用基线架构的间接检测阵列中的高质量光电二极管结构， 有助于上文所描述的极佳性质的一种因素为拓扑的均匀性的程度。在 先前所描述的表面平滑性、表面平坦性和厚度均匀性的限度内，光电 二极管中的各个n⁺型掺杂、无杂质和p⁺型掺杂a-Si层中的每一个具有均 匀厚度，顶电极与底电极均为平坦的，且这些电极彼此平行。因此， 电场强度随横跨无杂质层的厚度的距离而变化的方式在光电二极管的 区域上保持相对不变，并且，这是造成高质量光电二极管中的暗电流、 电荷捕获、电荷释放和滞后的有利水平的原因。

相反地，在具有不均匀拓扑的光电二极管结构中，在光电二极管 的a-Si材料中产生极高和极低电场强度的区域。在顶电极或底电极表 现出与平坦性的急剧的(即，突然的)偏离的光电二极管的区域中，无 杂质a-Si中的电场将显著大于顶电极与底电极平行的区域中的电场。 在这些高电场的区域附近，电场强度将显著低于顶电极与底电极平行 的区域中的电场。平坦性的改变愈急剧(即，愈突然)，电场强度的偏 差将愈大。因为暗电流随电场强度的增加而增加，所以电场强度显著 增加的区域将导致暗电流的不利水平。类似地，因为电荷捕获随电场 强度的减小而增加，所以电场强度显著减小的区域将导致电荷捕获、 电荷释放和滞后的不利水平。

对于上文所描述的具有连续面外光电二极管结构的像素设计的 该三个实例(即，具有有源矩阵设计(图14)、具有单级像素内放大器设 计(图21和图23)，和具有两级像素内放大器设计(图22和图24))，每一 设计中的光电二极管的延伸的拓扑不均匀性导致具有显著增加的电场 强度的延伸区，以及具有显著减小的电场强度的延伸区。电极平坦性 的急剧改变也可基本上减小顶电极与底电极之间的最小距离(如在图 21中的深通孔的区域中显而易见)，从而进一步有助于电场强度的显著 增加。如发明者已发现，这些区域的存在导致暗电流、电荷捕获、电 荷释放和滞后的不利的高水平且因此妨碍实现高质量光电二极管。

由于若干原因，高光电二极管暗电流是不希望的。因为暗信号(由 暗电流产生)在成像期间存储于像素存储电容器中，所以高暗电流显著 减小像素在饱和之前可操作的曝光的范围。另外，因为暗电流产生称 作散粒噪声的噪声源，所以高暗电流导致高散粒噪声。因为成像器中 的散粒噪声的此影响发生于来自像素内放大器(诸如，在图15和图18 的像素电路设计中)的增益的效应之前，所以与预期改善相比较，减小 了成像器的信噪比的改善。类似地，高散粒噪声减小了合并有具有面 外光电二极管结构的AMFPI阵列的成像器的信噪比的意欲的改善(诸 如，在图11和图12中所图示的像素设计中)。由于若干原因，电荷捕获 的高水平是不希望的。在放射摄影成像中，由于捕获状态的信号损失 减少了自像素采样的成像信号，藉此减小了成像器的信噪比。另外， 电荷捕获的高水平导致电荷释放和滞后的高水平，从而增加了图像假 影的不希望的后果。

表面的平坦性(诸如，如图21至图24中所示出的光电二极管中的 电极的拓扑)的改变的急剧性(即，突然性)可通过曲率半径r来量化，如 图25中所图示。平坦性的较急剧的改变因此通过r的较小值来表示。电 极平坦性的急剧改变(如通过r来参数化)对光电二极管结构(表示连续 和离散面外设计中的这些结构)的无杂质a-Si层中的电场强度的影响的 计算判定指示了减小光电二极管结构中的这些急剧改变的重要性。

在接近平坦性的改变(由为0.1μm以下的r值来表征)的区域中，电 场的最大偏差可能非常大，(在最接近平坦性的改变的这些区域中)比 一对平行电极的电场的量值高多于300％、(在这些区域附近)比一对平 行电极的电场的量值低多于60％。在接近平坦性的改变(由为约0.5μm 的r值来表征)的区域中，电场的偏差可(在最接近平坦性的改变的这些 区域中)比一对平行电极的电场的量值高多达约300％、(在这些区域附 近)比一对平行电极的电场的量值低多达约60％。

在接近平坦性的改变(由为约1μm的r值来表征)的区域中，电场的 偏差可(在最接近平坦性的改变的这些区域中)比一对平行电极的电场 的量值高多达约200％、(在这些区域附近)比一对平行电极的电场的量 值低多达约50％。在接近平坦性的改变(由为约2μm的r值来表征)的区 域中，电场的偏差可(在最接近平坦性的改变的这些区域中)比一对平 行电极的电场的量值高多达约50％、(在这些区域附近)比一对平行电 极的电场的量值低多达约30％。在接近平坦性的改变(由为约5μm的r 值来表征)的区域中，电场的偏差可(在最接近平坦性的改变的这些区 域中)比一对平行电极的电场的量值高多达约20％、(在这些区域附近) 比一对平行电极的电场的量值低多达约15％。在接近平坦性的改变(由 为约10μm的r值来表征)的区域中，电场的偏差可(在最接近平坦性的 改变的这些区域中)比一对平行电极的电场的量值高多达约10％、(在 这些区域附近)比一对平行电极的电场的量值低多达约10％。

上述考虑事项使得以下显而易见：若制造面外光电二极管结构而 不考虑光电二极管的拓扑均匀性，则所得拓扑(将称作原互拓扑，诸如 显现于图21至图24中所示出的实例中)可妨碍实现高质量光电二极管 且使合并有具有这些光电二极管的阵列的成像器的性能降级。大体而 言，暗电流、电荷捕获、电荷释放和滞后的量值将随着光电二极管的 电极的具有平坦性的急剧改变的区域的范围(即，数目和面积)增加而 增加。这些量值也将随着电极的平坦性的改变的急剧性增加而增加。 然而，根据本发明的一个实施例，实现了高质量面外光电二极管结构， 其中光电二极管被设计和制造为使得这些区域的范围以及电极的平坦 性的改变的急剧性被充分减小，以使得光电二极管表现出暗电流、电 荷捕获、电荷释放和滞后的有利水平。

图26至图34示出应用各种方法以改善面外光电二极管结构的拓 扑均匀性的结果的实例。一种用于改善拓扑均匀性的方法为使在光电 二极管结构下方的材料层完全平坦化。此方法的应用的图示显现于针 对单级像素内放大器设计的情况的图26(a)和图31(b)中，和针对两级像 素内放大器设计的情况的图27和图32(b)中。在每一情况下，已使钝化 #2的顶面为平坦的。

这样可(例如，在本发明的一个实施例中)经由应用化学-机械抛光 (CMP，也称为化学-机械平坦化)和/或旋涂来实现。在应用此方法的过 程中，最初可使钝化层的厚度比原生拓扑情况下的厚度厚，以便确保 在应用CMP之后的最小厚度。此将有助于确保光电二极管电极与在光 电二极管结构下方的电路元件之间的寄生电容保持低于期望的极限。 图26(a)和图27分别提供与图21和图22中所图示的原生拓扑的情况下 的拓扑均匀性相比较的光电二极管的拓扑均匀性的所得改善的横截面 图。图31(b)和图32(b)分别提供与图31(a)和图32(a)中所图示的原生拓 扑相比较的光电二极管的拓扑均匀性的所得改善的俯视图。此方法在 显著改善拓扑均匀性方面的有效性是显而易见的。用于改善面外光电 二极管结构的拓扑均匀性的另一方法为使在光电二极管结构下方的一 材料层部分地平坦化，如图26(b)中所图示。这样可经由使用各种已知 技术(诸如，上文所描述的这些技术)来实现。

在连续面外光电二极管结构中，底电极(由金属#2层形成)的边缘 产生顶电极的平坦性的急剧改变，如在图26(a)和图27(a)中显而易见 的。在本发明的一个实施例中，希望使这些边缘平滑化。根据本发明 的用以实现此平滑化的一种方法为经由调整用以限定底电极的边缘的 蚀刻技术，以便实现具有比原生拓扑中的曲率半径大的曲率半径的倾 斜或圆形形状。图28和图29分别提供与图26(a)和图27(a)中所示出的拓 扑均匀性相比较的光电二极管的拓扑均匀性的所得改善的横截面图。 图31(c)和图32(c)分别提供与图31(b)和图32(b)中所示出的拓扑均匀性 相比较的光电二极管的拓扑均匀性的所得改善的俯视图。此方法在进 一步改善拓扑均匀性方面的有效性是显而易见的。

在连续面外光电二极管结构中，将光电二极管的底电极连接至后 部触点的一个或多个通孔也产生顶电极和底电极的平坦性的急剧改 变。根据本发明的用于减小平坦性的这些改变的急剧性的一种方法为 通过使每一通孔的横向尺寸(即，沿着光电二极管的表面的尺寸)窄化 (例如)至设计规则所允许的极限而减小每一通孔的面积。也可沉积用 于底电极的金属以便填充通孔。图30为与图28中所示出的拓扑均匀性 相比较的光电二极管的拓扑均匀性的所得改善的横截面图。(由于在图 29的视野内不存在通孔，未示出两级像素内放大器设计的对应横截面 图示。)图31(d)和图32(d)分别为与图31(c)和图32(c)中所示出的拓扑均 匀性相比较的光电二极管的拓扑均匀性的所得改善的俯视图。本发明 的此方法在进一步改善拓扑均匀性方面的有效性是显而易见的。

用于改善面外光电二极管结构的拓扑均匀性的另一方法为使光 电二极管中的无杂质a-Si层的顶面平坦化。此方法针对单级像素内放 大器设计的情况的应用的图示显现于图33、图34(b)和图34(c)中。

光电二极管中的无杂质a-Si层的完全平坦化可(例如)在本发明的 一个实施例中经由应用CMP来实现。在应用此方法的过程中，最初可 使无杂质a-Si层的厚度比优选的厚度厚，以便确保在应用CMP之后所 实现的最终厚度对应于该优选的厚度。此将有助于确保光电二极管表 现出极佳性质。图33(a)提供与图21中所图示的原生拓扑的情况相比较 的所得改善的横截面图。图34(c)提供与图34(a)中所图示的原生拓扑相 比较的光电二极管的拓扑均匀性的所得改善的俯视图。此方法在显著 改善光电二极管的顶电极的均匀性方面的有效性是显而易见的。与原 生拓扑相比较，底电极的均匀性保持不变。用于改善面外光电二极管 结构的拓扑均匀性的此方法的另一实施例为使光电二极管中的无杂质 a-Si层部分地平坦化，如图33(b)和图34(b)中所图示。这样可经由使用 各种已知技术(诸如，上文所描述的这些技术)来实现。

可组合地使用如本文中所描述的用于改善面外光电二极管结构 的拓扑均匀性的方法以实现本发明的期望的结果，所述方法包括：使 在光电二极管结构下方的一个或多个材料层(诸如，钝化层)平坦化， 使光电二极管结构的底电极的边缘平滑化，使将光电二极管的底电极 连接至后部触点的通孔的横向尺寸窄化和/或沉积用于底电极的金属 以便填充通孔，和使光电二极管中的无杂质a-Si平坦化。

自图31、图32和图34中所示出的明显的结果清楚可知，本发明提 供一种移除与像素电路元件的边缘相关联的拓扑不均匀性的能力。所 述平坦化技术(如上文所描述)使覆盖像素电路元件或阵列特征的层平 坦化，所述像素电路元件或阵列特征诸如以下各项：TFT(包括TFT的 源极、漏极与栅极)、二极管、电容器和电阻器，以及通孔、迹线、控 制线、地址线、接地平面、电极表面、阻光表面、偏置线、后部触点 和光电二极管的底电极(其都由多个金属层、钝化层或电介质层制成)， 如上文所论述且诸如在图26至图30和图33的截面图中所示出。以此方 式，本发明不限于在薄膜晶体管元件的上方的平坦化。例如，甚至与 所有TFT像素电路元件或阵列特征(包括但不限于控制线和地址线)相 关联的不均匀性的效应也可通过平坦化沉积于这些结构的上方的后续 层而减轻，这些结构包括(例如)穿过下部钝化层#1的电通孔互连件(如 在(例如)图26中所示出)。甚至由于单级像素内放大器设计(如在图17、 图21和图23中)或两级像素内放大器设计(如在图20、图22和图24中)而 引入的不均匀性效应也可通过平坦化沉积于这些结构的上方的后续层 而减轻。

鉴于上述详细描述，下文以更一般的术语来描述本发明的不同实 施例的各种元件(但并不以其他方式限制本发明)，以便图示本发明的 特征。

在第一图示实施例中，辐射传感器包括：闪烁层，该闪烁层被配 置为在与电离辐射相互作用时发射光子；和光电检测器，其依次包括 第一电极、感光层和与闪烁层邻近设置的可透射光子的第二电极。该 感光层被配置为在与所述光子的一部分相互作用时产生电子空穴对。 该辐射传感器包括：像素电路，其被电连接至第一电极，并且被配置 为测量指示在感光层中所产生的电子空穴对的成像信号；和平坦化层， 其被设置在第一电极与像素电路之间的像素电路上，使得第一电极在 包括像素电路的平面的上方。所述第一电极和所述第二电极中的至少 一个的表面与该像素电路至少部分地重叠且具有在该像素电路的特征 的上方的表面翘曲部。该表面翘曲部具有大于1/2微米的曲率半径。

例如，根据所期望或所实现的平坦化的程度，该表面翘曲部可具 有大于1微米、大于5微米、大于10微米或大于100微米的曲率半径。接 着，平坦化层可在像素电路的特征的上方、在阵列特征的上方、在连 接至TFT的源极或漏极的电通孔互连件的上方、在单级像素内放大器 元件的上方和/或在两级像素内放大器元件的上方完全地或部分地平 坦化。平坦化层可为钝化层、电介质层或绝缘层中的至少一种。

在此实施例的一个方面中，辐射传感器可包括被设置在光电检测 器的下方的地址线和数据线，并且，平坦化层被设置在地址线和数据 线上以及在地址线和数据线的通孔上。另外，电通孔互连件可延伸穿 过平坦化层且将第一电极连接至像素电路。与感光层接触的电通孔互 连件的表面翘曲部可具有大于1/2微米、大于1微米、大于5微米、大于 10微米和大于100微米的曲率半径。

在此实施例的一个方面中，感光层可为p-i-n半导体堆栈、n-i-p 半导体堆栈或金属绝缘体半导体堆栈中的一种。像素电路可包括薄膜 晶体管、二极管、电容器、电阻器、迹线、通孔、控制线、地址线和 接地平面中的一种。像素电路可为非晶态半导体晶体管或多晶半导体 晶体管或微晶半导体晶体管中的一种。像素电路可包括寻址晶体管、 放大器晶体管和重置晶体管中的至少一种。像素电路可为非晶硅、低 温非晶硅和微晶硅中的至少一种。像素电路可为以下各项中的至少一 种：硅半导体、氧化物半导体、硫族化物半导体、硒化镉半导体、有 机半导体、有机小分子或聚合物半导体、碳纳米管或石墨烯或其他半 导电材料。

在此实施例的一个方面中，感光层可为以下各项中的至少一种： 1)横跨多个光电检测器像素延伸的连续感光层，或2)与该多个光电检 测器像素中的各个光电检测器像素相关联的离散感光层。闪烁层可为 以下各项中的至少一种：CsI:Tl、Gd₂O₂S:Tb、CsI:Na、NaI:Tl、CaWO₄、 ZnWO₄、CdWO₄、Bi₄Ge₃O₁₂、Lu_1.8Yb_0.2SiO₅:Ce、Gd₂SiO₅:Ce、 BaFCl:Eu²⁺、BaSO₄:Eu²⁺、BaFBr:Eu²⁺、LaOBr:Tb³⁺、LaOBr:Tm³⁺、 La₂O₂S:Tb³⁺、Y₂O₂S:Tb³⁺、YTaO₄、YTaO₄:Nb、ZnS:Ag、(Zn，Cd)S:Ag、 ZnSiO₄:Mn²⁺、CsI、LiI:Eu²⁺、PbWO₄、Bi₄Si₃O₁₂、Lu₂SiO₅:Ce³⁺、 YAlO₃:Ce³⁺、CsF、CaF₂:Eu²⁺、BaF₂、CeF₃、Y_1.34Gd_0.6O₃:Eu³⁺、Pr、 Gd₂O₂S:Pr³⁺、Ce、SCGl、HFG:Ce³⁺(5％)和C₁₄H₁₀，或其他闪烁器材 料。

在此实施例的一个方面中，辐射传感器可包括支撑像素电路、光 电检测器和闪烁层的基底基板，且可包括以规则图案排列于该基底基 板上的多个光电检测器像素。在此实施例的一个方面中，透射光子的 第二电极可形成用于该多个光电检测器像素的偏置平面。像素电路的 一部分可被设置在基底基板上且在相邻光电检测器像素之间的间隙区 中。此部分可包括薄膜晶体管、二极管、电容器、电阻器、通孔、迹 线、控制线、地址线和接地平面中的一种。在此实施例的一个方面中， 第一电极可具有终止于该间隙区附近的倾斜末端。

在此实施例的一个方面中，第一电极与可透射光子的第二电极之 间的暗电流(规格化至单位光电检测器面积)可小于10pA/mm²，或小于 5pA/mm²，或小于1pA/mm²，或小于0.5pA/mm²。暗电流的水平在某 种程度上与上文所论述的平坦化的程度和(一个或多个)表面翘曲部 的曲率半径耦合。在此实施例的一个方面中，在感光层中接近表面翘 曲部的区域中的电场可以大于在一对平行的第一电极与第二电极之间 的感光层中的电场的60％，且小于在一对平行的第一电极与第二电极 之间的感光层中的电场的300％。电场的变化在某种程度上与上文所论 述的平坦化的程度和(一个或多个)表面翘曲部的曲率半径耦合。

在此实施例的一个方面中，传感器可包括金属板，其被设置在闪 烁层上或被设置在闪烁层上的封装上。

在第二图示实施例中，辐射传感器包括：闪烁层，该闪烁层被配 置为在与电离辐射相互作用时发射光子；光电检测器，其依次包括第 一电极、感光层和与闪烁层邻近设置的可透射光子的第二电极。该感 光层被配置为在与所述光子的一部分相互作用时产生电子空穴对。该 辐射传感器包括像素电路，其被电连接至第一电极，并且被配置为测 量指示在感光层中所产生的电子空穴对的成像信号；且包括平坦化层， 其被设置在第一电极与像素电路之间的像素电路上，使得第一电极在 包括像素电路的平面的上方。该平坦化层具有沿着像素电路元件的特 征的周边边缘的第一表面翘曲部，该第一电极具有第二表面翘曲部， 该第二表面翘曲部在该第一表面翘曲部的上方且在平坦化层的与基底 基板相对的表面上，且该第二表面翘曲部具有大于1/2微米的曲率半 径。

在此实施例的一个方面中，例如，根据所期望或所实现的平坦化 的程度，第二表面翘曲部可具有大于1微米、大于5微米、大于10微米 或大于100微米的曲率半径。接着，平坦化层可在像素电路的特征的上 方、在阵列特征的上方、在连接至TFT的源极或漏极的电通孔互连件 的上方、在单级像素内放大器元件的上方和/或在两级像素内放大器元 件的上方完全地或部分地平坦化。平坦化层可为钝化层、电介质层或 绝缘层中的至少一种。

在此实施例的一个方面中，辐射传感器可包括被设置在光电检测 器的下方的地址线和数据线，且平坦化层被设置在地址线和数据线上 以及在地址线和数据线的通孔上。另外，电通孔互连件可延伸穿过平 坦化层且将第一电极连接至像素电路。与感光层接触的电通孔互连件 的表面翘曲部可具有大于1/2微米、大于1微米、大于5微米、大于10微 米或大于100微米的曲率半径。

在此实施例的一个方面中，感光层可为p-i-n半导体堆栈、n-i-p 半导体堆栈或金属绝缘体半导体堆栈中的一种。像素电路可包括薄膜 晶体管、二极管、电容器、电阻器、迹线、通孔、控制线、地址线和 接地平面中的一种。像素电路可为非晶态半导体晶体管或多晶半导体 晶体管或微晶半导体晶体管中的一种。像素电路可包括寻址晶体管、 放大器晶体管和重置晶体管中的至少一种。像素电路可为非晶硅、低 温非晶硅和微晶硅中的至少一种。像素电路可为以下各项中的至少一 种：硅半导体、氧化物半导体、硫族化物半导体、硒化镉半导体、有 机半导体、有机小分子或聚合物半导体、碳纳米管或石墨烯或其他半 导电材料。

在此实施例的一个方面中，感光层可为以下各项中的至少一种： 1)横跨多个光电检测器像素延伸的连续感光层，或2)与该多个光电检 测器像素中的各个光电检测器像素相关联的离散感光层。闪烁层可为 以下各项中的至少一种：CsI:Tl、Gd₂O₂S:Tb、CsI:Na、NaI:Tl、CaWO₄、 ZnWO₄、CdWO₄、Bi₄Ge₃O₁₂、Lu_1.8Yb_0.2SiO₅:Ce、Gd₂SiO₅:Ce、 BaFCl:Eu²⁺、BaSO₄:Eu²⁺、BaFBr:Eu²⁺、LaOBr:Tb³⁺、LaOBr:Tm³⁺、 La₂O₂S:Tb³⁺、Y₂O₂S:Tb³⁺、YTaO₄、YTaO₄:Nb、ZnS:Ag、(Zn，Cd)S:Ag、 ZnSiO₄:Mn²⁺、CsI、LiI:Eu²⁺、PbWO₄、Bi₄Si₃O₁₂、Lu₂SiO₅:Ce³⁺、 YAlO₃:Ce³⁺、CsF、CaF₂:Eu²⁺、BaF₂、CeF₃、Y_1.34Gd_0.6O₃:Eu³⁺、Pr、 Gd₂O₂S:Pr³⁺、Ce、SCGl、HFG:Ce³⁺(5％)和C₁₄H₁₀，或其他闪烁器材 料。

在此实施例的一个方面中，辐射传感器可包括支撑像素电路、光 电检测器和闪烁层的基底基板。辐射传感器可包括以规则图案排列于 该基底基板上的多个光电检测器像素。在此实施例的一个方面中，该 可透射光子的第二电极可形成用于该多个光电检测器像素的偏置平 面。像素电路的一部分可被设置在基底基板上且在相邻光电检测器像 素之间的间隙区中。此部分可包括薄膜晶体管、二极管、电容器、电 阻器、通孔、迹线、控制线、地址线和接地平面中的一种。在此实施 例的一个方面中，第一电极可具有终止于该间隙区附近的倾斜末端。 该倾斜边缘可具有大于1/2微米、或大于1微米、或大于5微米、或大于 10微米或大于100微米的曲率半径。

在此实施例的一个方面中，第一电极与可透射光子的第二电极之 间的暗电流(规格化至单位光电检测器面积)可小于10pA/mm²，或小于 5pA/mm²，或小于1pA/mm²，或小于0.5pA/mm²。暗电流的水平在某 种程度上与上文所论述的平坦化的程度和(一个或多个)表面翘曲部 的曲率半径耦合。在此实施例的一个方面中，在感光层中接近表面翘 曲部的区域中的电场可以大于在一对平行的第一电极与第二电极之间 的感光层中的电场的60％，且小于在一对平行的第一电极与第二电极 之间的感光层中的电场的300％。电场的变化在某种程度上与上文所论 述的平坦化的程度和(一个或多个)表面翘曲部的曲率半径耦合。

在此实施例的一个方面中，传感器可包括被设置在闪烁层上的金 属板。

在第三图示实施例中，辐射传感器包括闪烁层，该闪烁层被配置 为在与电离辐射相互作用时发射光子；光电检测器，其依次包括第一 电极、感光层和与闪烁层邻近设置的可透射光子的第二电极。该感光 层被配置为在与所述光子的一部分相互作用时产生电子空穴对。该辐 射传感器包括像素电路，其被电连接至第一电极，并且被配置为测量 指示在感光层中所产生的电子空穴对的成像信号；且包括平坦化层， 其被设置在第一电极与像素电路之间的像素电路上，使得第一电极在 包括像素电路的平面的上方。该光电检测器在第一电极与可透射光子 的第二电极之间具有暗电流(规格化至单位光电检测器面积)，该暗电 流小于10pA/mm²。

在此实施例的一个方面中，平坦化层可为钝化层、电介质层或绝 缘层中的至少一种。在此实施例的一个方面中，在像素电路的上方的 第一电极的表面翘曲部具有大于1/2微米、大于1微米、大于5微米、大 于10微米或大于100微米的曲率半径。

在此实施例的一个方面中，暗电流(规格化至单位光电检测器面 积)可小于5pA/mm²，或小于1pA/mm²，或小于0.5pA/mm²。暗电流 的水平在某种程度上与上文所论述的平坦化的程度和(一个或多个) 表面翘曲部的曲率半径耦合。

在第四图示实施例中，辐射传感器包括：闪烁层，该闪烁层被配 置为在与电离辐射相互作用时发射光子；光电检测器，其依次包括第 一电极、感光层和与闪烁层邻近设置的可透射光子的第二电极。该感 光层被配置为在与所述光子的一部分相互作用时产生电子空穴对。该 辐射传感器包括像素电路，其被电连接至第一电极，并且被配置为测 量指示在感光层中所产生的电子空穴对的成像信号；且包括平坦化层， 其被设置在第一电极与像素电路之间的像素电路上，使得第一电极在 包括像素电路的平面的上方。该光电检测器针对每一光电检测器像素 具有电荷捕获的水平，该水平是由在单一射线照相帧期间由于捕获而 损失的成像信号(指示在感光层中所产生的电子空穴对)的量来量化， 且表达为在电荷捕获与电荷释放处于平衡的条件下获得的成像信号的 百分比，该百分比小于约20％。

在此实施例的一个方面中，平坦化层可为钝化层、电介质层或绝 缘层中的至少一种。在此实施例的一个方面中，在像素电路的上方的 第一电极的表面翘曲部具有大于1/2微米、大于1微米、大于5微米、大 于10微米或大于100微米的曲率半径。

在此实施例的一个方面中，例如，根据所期望或所实现的平坦化 的程度，每一光电检测器像素的电荷捕获的水平可小于15％、小于10％ 或小于5％。

在第五图示实施例中，辐射传感器包括：闪烁层，该闪烁层被配 置为在与电离辐射相互作用时发射光子；光电检测器，其依次包括第 一电极、感光层和与闪烁层邻近设置的可透射光子的第二电极。该感 光层被配置为在与所述光子的一部分相互作用时产生电子空穴对。该 辐射传感器包括像素电路，其被电连接至第一电极，并且被配置为测 量指示在感光层中所产生的电子空穴对的成像信号；且包括平坦化层， 被设置在第一电极与像素电路之间的像素电路上，使得第一电极在包 括像素电路的平面的上方。该光电检测器针对每一光电检测器像素具 有电荷释放，该电荷释放是由在具有辐射的情况下且在电荷捕获与电 荷释放处于平衡的条件下获取的一系列帧之后的在不存在辐射的情况 下获取的第一帧期间、自捕获状态释放的成像信号(指示在感光层中所 产生的电子空穴对)的量来量化，且表达为在电荷捕获与释放处于平衡 的条件下获得的成像信号的百分比，所述电荷释放小于约15％。

在此实施例的一个方面中，平坦化层可为钝化层、电介质层或绝 缘层中的至少一种。在此实施例的一个方面中，在像素电路的上方的 第一电极的表面翘曲部具有大于1/2微米、大于1微米、大于5微米、大 于10微米或大于100微米的曲率半径。

在此实施例的一个方面中，例如，根据所期望或所实现的平坦化 的程度，每一光电检测器像素的电荷释放可小于10％、小于5％或小于 3％。

在第六图示实施例中，辐射传感器包括：闪烁层，该闪烁层被配 置为在与电离辐射相互作用时发射光子；光电检测器，其依次包括第 一电极、感光层和与闪烁层邻近设置的可透射光子的第二电极。该感 光层被配置为在与所述光子的一部分相互作用时产生电子空穴对。该 辐射传感器包括像素电路，其被电连接至第一电极，并且被配置为测 量指示在感光层中所产生的电子空穴对的成像信号；且包括平坦化层， 其被设置在第一电极与像素电路之间的像素电路上，使得第一电极在 包括像素电路的平面的上方。该光电检测器针对每一光电检测器像素 具有滞后，该滞后是通过在具有辐射的情况下获取的一个帧或一系列 帧之后的在不存在辐射的情况下获取的第一帧期间、自捕获状态释放 的成像信号(该成像信号指示在感光层中所产生的电子空穴对，且该成 像信号起源于在一个或多个先前帧中所捕获的电荷)的量来量化，且表 达为来自先前帧的成像信号的百分比，所述滞后小于约15％。

在此实施例的一个方面中，平坦化层可为钝化层、电介质层或绝 缘层中的至少一种。在此实施例的一个方面中，在像素电路的上方的 第一电极的表面翘曲部具有大于1/2微米、大于1微米、大于5微米、大 于10微米或大于100微米的曲率半径。

在此实施例的一个方面中，例如，根据所期望或所实现的平坦化 的程度，每一光电检测器像素的滞后可小于10％、小于5％或小于3％。

在第七图示实施例中，辐射传感器包括：闪烁层，该闪烁层被配 置为在与电离辐射相互作用时发射光子；光电检测器，其依次包括第 一电极、感光层和与闪烁层邻近设置的可透射光子的第二电极。该感 光层被配置为在与所述光子的一部分相互作用时产生电子空穴对。该 辐射传感器包括像素电路，其被电连接至第一电极，并且被配置为测 量指示在感光层中所产生的电子空穴对的成像信号；且包括平坦化层， 其被设置在第一电极与像素电路之间的像素电路上，使得第一电极在 包括像素电路的平面的上方。该第一电极可在该像素电路的一部分的 上方延伸，并且可具有横向边缘、纵向边缘、以及在该横向边缘与该 纵向边缘的相交处的角部。该横向边缘与该纵向边缘中的至少一个可 为倾斜边缘。

在此实施例的一个方面中，该角部可为将横向边缘连接至纵向边 缘的圆形角部。该倾斜边缘可具有大于1/2微米、或大于1微米、或大 于5微米、或大于10微米或大于100微米的曲率半径。在此实施例的一 个方面中，平坦化层可为钝化层、电介质层或绝缘层中的至少一种。

在第八图示实施例中，辐射传感器包括：闪烁层，该闪烁层被配 置为在与电离辐射相互作用时发射光子；光电检测器像素，其依次包 括第一电极、感光层和与闪烁层邻近设置的可透射光子的第二电极。 该感光层被配置为在与所述光子的一部分相互作用时产生电子空穴 对。该辐射传感器包括像素电路，其被电连接至第一电极，并且被配 置为测量指示在感光层中所产生的电子空穴对的成像信号；且包括钝 化层，其被设置在第一电极与像素电路之间的像素电路上，使得第一 电极在包括像素电路的平面的上方。该钝化层具有在像素电路元件的 上方的第一表面翘曲部。该第二电极具有在该第一表面翘曲部的上方 的第二表面翘曲部。该第二表面翘曲部具有大于1/2微米的曲率半径。

该第二表面翘曲部可具有大于1微米、或大于5微米、或大于10微 米或大于100微米的曲率半径。该钝化层可为平坦化的钝化层。该感光 层可为平坦化的感光层。

在第九图示实施例中，辐射传感器包括：闪烁层，该闪烁层被配 置为在与电离辐射相互作用时发射光子；光电检测器，其依次包括第 一电极、感光层和与闪烁层邻近设置的可透射光子的第二电极。该感 光层被配置为在与所述光子的一部分相互作用时产生电子空穴对。该 辐射传感器包括像素电路，其被电连接至第一电极，并且被配置为测 量指示在感光层中所产生的电子空穴对的成像信号；且包括平坦化层， 其被设置在第一电极与像素电路之间的像素电路上，使得第一电极在 包括像素电路的平面的上方。所述第一电极和所述第二电极中的至少 一个的表面可与该像素电路至少部分地重叠且可没有表现出指示下面 的像素电路的表面特征。

在上述第一至第九图示实施例中和在下文所论述的这些实施例 中，接着，平坦化层可在像素电路的一些特征的上方完全地或部分地 平坦化。平坦化层可为钝化层、电介质层或绝缘层中的至少一种。例 如，根据所期望或所实现的平坦化的程度，在像素电路的上方的第一 电极的表面翘曲部可具有大于1/2微米、大于1微米、大于5微米、大于 10微米或大于100微米的曲率半径。金属板可被设置在闪烁层上。另外， 在上述第一至第九图示实施例中和在下文所论述的这些实施例中，电 通孔互连件可延伸穿过平坦化层且将第一电极连接至像素电路。与感 光层接触的电通孔互连件的表面翘曲部可具有大于1/2微米、大于1微 米、大于5微米、大于10微米和大于100微米的曲率半径。

在上述第一至第九图示实施例中和在下文所论述的这些实施例 中，感光层可为p-i-n半导体堆栈、n-i-p半导体堆栈或金属绝缘体半导 体堆栈中的一种。像素电路可包括薄膜晶体管、二极管、电容器、电 阻器、迹线、通孔、控制线、地址线和接地平面中的一种。像素电路 可为非晶态半导体晶体管或多晶半导体晶体管或微晶半导体晶体管中 的一种。像素电路可包括寻址晶体管、放大器晶体管和重置晶体管中 的至少一种。像素电路可为非晶硅、低温非晶硅和微晶硅中的至少一 种。像素电路可为以下各项中的至少一种：硅半导体、氧化物半导体、 硫族化物半导体、硒化镉半导体、有机半导体、有机小分子或聚合物 半导体、碳纳米管或石墨烯或其他半导电材料。

在上述第一至第九图示实施例中和在下文所论述的这些实施例 中，感光层可为以下各项中的至少一种：1)横跨多个光电检测器像素 延伸的连续感光层，或2)与该多个光电检测器像素中的各个光电检测 器像素相关联的离散感光层。闪烁层可为以下各项中的至少一种： CsI:Tl、Gd₂O₂S:Tb、CsI:Na、NaI:Tl、CaWO₄、ZnWO₄、CdWO₄、 Bi₄Ge₃O₁₂、Lu_1.8Yb_0.2SiO₅:Ce、Gd₂SiO₅:Ce、BaFCl:Eu²⁺、BaSO₄:Eu²⁺、 BaFBr:Eu²⁺、LaOBr:Tb³⁺、LaOBr:Tm³⁺、La₂O₂S:Tb³⁺、Y₂O₂S:Tb³⁺、 YTaO₄、YTaO₄:Nb、ZnS:Ag、(Zn，Cd)S:Ag、ZnSiO₄:Mn²⁺、CsI、 LiI:Eu²⁺、PbWO₄、Bi₄Si₃O₁₂、Lu₂SiO₅:Ce³⁺、YAlO₃:Ce³⁺、CsF、 CaF₂:Eu²⁺、BaF₂、CeF₃、Y_1.34Gd_0.6O₃:Eu³⁺、Pr、Gd₂O₂S:Pr³⁺、Ce、 SCGl、HFG:Ce³⁺(5％)和C₁₄H₁₀，或其他闪烁器材料。

在上述第一至第九图示实施例中和在下文所论述的这些实施例 中，辐射传感器可包括支撑像素电路、光电检测器和闪烁层的基底基 板。辐射传感器可包括以规则图案排列于该基底基板上的多个光电检 测器像素。在此实施例的一个方面中，该可透射光子的第二电极可形 成用于该多个光电检测器像素的偏置平面。像素电路的一部分可被设 置在基底基板上且在相邻光电检测器像素之间的间隙区中。此部分可 包括薄膜晶体管、二极管、电容器、电阻器、通孔、迹线、控制线、 地址线和接地平面中的一种。第一电极可具有终止于该间隙区附近的 倾斜末端。下文提供这些特征的优选组合的实例。

在上述第一至第九图示实施例中和在下文所论述的这些实施例 中，金属板可被设置在可透射电离辐射的第二电极上或可被设置在可 透射电离辐射的第二电极上的封装层上。另外，平坦化层可在阵列特 征的上方、在连接至TFT的源极或漏极的电通孔互连件的上方、在单 级像素内放大器元件的上方或在两级像素内放大器元件的上方至少部 分地平坦化。

在第十图示实施例中，辐射传感器包括光导体检测器，其依次包 括第一电极、光导层和可透射电离辐射的第二电极。该光导层被配置 为在与电离辐射相互作用时产生电子空穴对。该辐射传感器包括像素 电路，其被电连接至第一电极，并且被配置为测量指示在光导层中所 产生的电子空穴对的成像信号；和平坦化层，其被设置在第一电极与 像素电路之间的像素电路上，使得第一电极在包括像素电路的平面的 上方。所述第一电极和所述第二电极中的至少一个的表面与该像素电 路至少部分地重叠且具有在该像素电路的特征的上方的表面翘曲部。 该表面翘曲部具有大于1/2微米的曲率半径。

在此实施例的一个方面中，平坦化层可为钝化层、电介质层或绝 缘层中的至少一种。在此实施例的一个方面中，在像素电路的上方的 第一电极的表面翘曲部具有大于1/2微米、大于1微米、大于5微米、大 于10微米或大于100微米的曲率半径。另外，电通孔互连件可延伸穿过 平坦化层且将第一电极连接至像素电路。与感光层接触的电通孔互连 件的表面翘曲部可具有大于1/2微米、大于1微米、大于5微米、大于10 微米和大于100微米的曲率半径。

在此实施例的一个方面中，像素电路可包括薄膜晶体管、二极管、 电容器、电阻器、迹线、通孔、控制线、地址线和接地平面中的一种。 像素电路可为非晶态半导体晶体管或多晶半导体晶体管或微晶半导体 晶体管中的一种。像素电路可包括寻址晶体管、放大器晶体管和重置 晶体管中的至少一种。像素电路可为非晶硅、低温非晶硅和微晶硅中 的至少一种。像素电路可为以下各项中的至少一种：硅半导体、氧化 物半导体、硫族化物半导体、硒化镉半导体、有机半导体、有机小分 子或聚合物半导体、碳纳米管或石墨烯或其他半导电材料。

在此实施例的一个方面中，金属板可被设置在该可透射电离辐射 的第二电极上或可被设置在该可透射电离辐射的第二电极上的封装层 上。另外，平坦化层可在阵列特征的上方、在连接至TFT的源极或漏 极的电通孔互连件的上方、在单级像素内放大器元件的上方或在两级 像素内放大器元件的上方至少部分地平坦化。

在此实施例的一个方面中，光导层可为以下各项中的至少一种： 1)横跨多个光导体检测器像素延伸的连续光导层，或2)与该多个光导 体检测器像素中的各个光导体检测器像素相关联的离散光导层。辐射 传感器可包括支撑像素电路和光导层的基底基板。辐射传感器可包括 以规则图案排列于该基底基板上的多个光导体检测器像素。在此实施 例的一个方面中，该可透射电离辐射的第二电极可形成用于该多个光 导体检测器像素的偏置平面。像素电路的一部分可被设置在基底基板 上且在相邻光导体检测器像素之间的间隙区中。此部分可包括薄膜晶 体管、二极管、电容器、电阻器、通孔、迹线、控制线、地址线和接 地平面中的一种。第一电极可具有终止于该间隙区附近的倾斜末端。

因此，第十图示实施例包括与上述第一图示实施例类似的特征， 但不需要第一图示实施例中的闪烁器层和感光层。这里，在第十图示 实施例中，光导层在与x射线或其他电离辐射相互作用时产生电子空穴 对。光导层可包括以下半导体中的至少一种：VB-VIB、VB-VIIB、 IIB-VIB、IIB-VB、IIIB-VB、IIIB-VIB、IB-VIB和IVB-VIIB，且更 具体地，可包括以下各项中的至少一种：a-Se、PbI₂、HgI₂、PbO、 CdZnTe、CdTe、Bi₂S₃、Bi₂Se₃、BiI₃、BiBr₃、CdS、CdSe、HgS、 Cd₂P₃、InAs、InP、In₂S₃、In₂Se₃、Ag₂S、PbI₄^-2和Pb₂I₇^-3。

另外，上文关于第一实施例所描述的特征可包括在第十图示实施 例中。此相同概括适用于下文的其余实施例，且为了清楚起见，下文 将选择性地重复此相同概括。另外，上文所描述的曲率半径、暗电流、 电荷捕获的水平、电荷释放和滞后的值和范围适当地适用于此处。下 文提供这些参数的优选组合的实例。

在第十一图示实施例中，辐射传感器包括光导体检测器，其依次 包括第一电极、光导层和可透射电离辐射的第二电极。该光导层被配 置为在与电离辐射相互作用时产生电子空穴对。该辐射传感器包括： 像素电路，其被电连接至第一电极，并且被配置为测量指示在光导层 中所产生的电子空穴对的成像信号；和平坦化层，其被设置在第一电 极与像素电路之间的像素电路上，使得第一电极在包括像素电路的平 面的上方。该平坦化层具有沿着像素电路元件的特征的周边边缘的第 一表面翘曲部。该第一电极具有第二表面翘曲部，该第二表面翘曲部 在该第一表面翘曲部的上方且在该平坦化层的与基底基板相对的表面 上。该第二表面翘曲部具有大于1/2微米的曲率半径。

在第十二图示实施例中，辐射传感器包括光导体检测器，其依次 包括第一电极、光导层和可透射电离辐射的第二电极。该光导层被配 置为在与电离辐射相互作用时产生电子空穴对。该辐射传感器包括： 像素电路，其被电连接至第一电极，并且被配置为测量指示在光导层 中所产生的电子空穴对的成像信号；和平坦化层，其被设置在第一电 极与像素电路之间的像素电路上，使得第一电极在包括像素电路的平 面的上方。该光导体检测器在第一电极与第二电极之间具有暗电流(规 格化至单位光导体检测器面积)，该暗电流小于10pA/mm²。

在此实施例的一个方面中，暗电流(规格化至单位光导体检测器 面积)可小于5pA/mm²，或小于1pA/mm²，或小于0.5pA/mm²。暗电 流的水平在某种程度上与上文所论述的平坦化的程度和(一个或多个) 表面翘曲部的曲率半径耦合。

在第十三图示实施例中，辐射传感器包括光导体检测器，其依次 包括第一电极、光导层和可透射电离辐射的第二电极。该光导层被配 置为在与电离辐射相互作用时产生电子空穴对。该辐射传感器包括： 像素电路，其被电连接至第一电极，并且被配置为测量指示在光导层 中所产生的电子空穴对的成像信号；和平坦化层，其被设置在第一电 极与像素电路之间的像素电路上，使得第一电极在包括像素电路的平 面的上方。该光导体检测器针对每一光导体检测器像素具有电荷捕获 的水平，该水平是通过在单一射线照相帧期间由于捕获而损失的成像 信号(指示在光导层中所产生的电子空穴对)的量来量化，且表达为在 电荷捕获与电荷释放处于平衡的条件下获得的成像信号的百分比，该 水平小于约20％。

在此实施例的一个方面中，例如，根据所期望或所实现的平坦化 的程度，每一光导体检测器像素的电荷捕获的水平可小于15％、小于 10％或小于5％。

在第十四图示实施例中，辐射传感器包括光导体检测器，其依次 包括第一电极、光导层和可透射电离辐射的第二电极。该光导层被配 置为在与电离辐射相互作用时产生电子空穴对。该辐射传感器包括： 像素电路，其被电连接至第一电极，并且被配置为测量指示在光导层 中所产生的电子空穴对的成像信号；和平坦化层，其被设置在第一电 极与像素电路之间的像素电路上，使得第一电极在包括像素电路的平 面的上方。该光导体检测器针对每一光导体检测器像素具有电荷释放， 该电荷释放是通过在具有辐射的情况下且在电荷捕获与电荷释放处于 平衡的条件下获取的一系列帧之后的在不存在辐射的情况下获取的第 一帧期间、自捕获状态释放的成像信号(指示在光导层中所产生的电子 空穴对)的量来量化，且表达为在电荷捕获与释放处于平衡的条件下获 得的成像信号的百分比，所述电荷释放小于约15％。

在此实施例的一个方面中，例如，根据所期望或所实现的平坦化 的程度，每一光导体检测器像素的电荷释放可小于10％、小于5％或小 于3％。

在第十五图示实施例中，辐射传感器包括光导体检测器，其依次 包括第一电极、光导层和可透射电离辐射的第二电极。该光导层被配 置为在与电离辐射相互作用时产生电子空穴对。该辐射传感器包括： 像素电路，其被电连接至第一电极，并且被配置为测量指示在光导层 中所产生的电子空穴对的成像信号；和平坦化层，其被设置在第一电 极与像素电路之间的像素电路上，使得第一电极在包括像素电路的平 面的上方。该光导体检测器针对每一光导体检测器像素具有滞后，该 滞后是通过在具有辐射的情况下获取的一个帧或一系列帧之后的在不 存在辐射的情况下获取的第一帧期间、自捕获状态释放的成像信号(该 成像信号指示在光导层中所产生的电子空穴对，且该成像信号起源于 在一个或多个先前帧中所捕获的电荷)的量来量化，且表达为来自先前 帧的成像信号的百分比，所述滞后小于约15％。

在此实施例的一个方面中，例如，根据所期望或所实现的平坦化 的程度，每一光导体检测器像素的滞后可小于10％、小于5％或小于 3％。

在第十六图示实施例中，辐射传感器包括光导体检测器，其依次 包括第一电极、光导层和可透射电离辐射的第二电极。该光导层被配 置为在与电离辐射相互作用时产生电子空穴对。该辐射传感器包括： 像素电路，其被电连接至第一电极，并且被配置为测量指示在光导层 中所产生的电子空穴对的成像信号；和平坦化层，其被设置在第一电 极与像素电路之间的像素电路上，使得第一电极在包括像素电路的平 面的上方。该第一电极在该像素电路的上方延伸且具有横向边缘、纵 向边缘、以及在该横向边缘与该纵向边缘的相交处的角部。该横向边 缘和该纵向边缘中的至少一个包括倾斜边缘。

在第十七图示实施例中，辐射传感器包括光导体检测器，其依次 包括第一电极、光导层和可透射电离辐射的第二电极。该光导层被配 置为在与电离辐射相互作用时产生电子空穴对。该辐射传感器包括： 像素电路，其被电连接至第一电极，并且被配置为测量指示在光导层 中所产生的电子空穴对的成像信号；和钝化层，其被设置在第一电极 与像素电路之间的像素电路上，使得第一电极在包括像素电路的平面 的上方。该钝化层具有在像素电路元件的上方的第一表面翘曲部。该 第二电极具有在该第一表面翘曲部的上方的第二表面翘曲部。该第二 表面翘曲部具有大于1/2微米的曲率半径。

该第二表面翘曲部可具有大于1微米、或大于5微米、或大于10微 米或大于100微米的曲率半径。该钝化层可为平坦化的钝化层。感光层 可为平坦化的光导层。

在第十八图示实施例中，辐射传感器包括光导体检测器，其依次 包括第一电极、光导层和可透射电离辐射的第二电极。该光导层被配 置为在与电离辐射相互作用时产生电子空穴对。该辐射传感器包括： 像素电路，其被电连接至第一电极，并且被配置为测量指示在光导层 中所产生的电子空穴对的成像信号；和平坦化层，其被设置在第一电 极与像素电路之间的像素电路上，使得第一电极在包括像素电路的平 面的上方。所述第一电极和所述第二电极中的至少一个的表面可与该 像素电路至少部分地重叠且可没有表现出指示下面的像素电路的表面 特征。

在第十九图示实施例中，一种用于制造辐射传感器的方法包括： 在基底基板上形成像素电路元件；在所述像素电路元件的上方形成平 坦化层；在平坦化层中形成孔以露出至像素电路元件的连接件；使图 案化的孔金属化；形成与金属化的孔电接触的第一电极；和在第一电 极上形成对光或电离辐射敏感的层。形成该平坦化层在与像素电路至 少部分地重叠的第一电极的表面上提供表面翘曲部，该表面翘曲部在 像素电路的特征的上方，并且具有大于1/2微米的曲率半径。

在此实施例的一个方面中，将感光层和可透射光子的第二电极形 成于第一电极上，且将钝化层形成于该可透射光子的第二电极上，且 将闪烁层形成于此钝化层上，该闪烁层被配置为在与电离辐射相互作 用时发射光子。在此例子中，感光层可为平坦化的或可在形成可透射 光子的第二电极之前使感光层平坦化。

在此实施例的不同的方面中，将光导层形成于第一电极上(该光 导层被配置为在与x射线或其他电离辐射相互作用时产生电子空穴 对)，且将可透射电离辐射的第二电极形成于该光导层上。

在这两个方面中，第二电极可被设置在闪烁层上的钝化层上或被 设置在光导层上的封装层上。在这两个方面中，金属板可被设置在闪 烁层上或被设置在闪烁层上的封装上，或被设置在可透射电离辐射的 第二电极上的封装层上。

在此实施例的一个方面中，例如，根据所期望或所实现的平坦化 的程度，可形成平坦化层以具有大于1微米、大于5微米、大于10微米 或大于100微米的曲率半径。可通过对所沉积的钝化层的化学机械抛光 来形成平坦化层。或者，可通过旋涂钝化层且接着对该钝化层进行化 学机械抛光来形成平坦化层。或者，可通过使用旋涂在一个(或第一) 钝化层的顶部上沉积另一钝化层且接着对该另一(或第二)钝化层进行 化学机械抛光来形成平坦化层。平坦化层可在阵列特征的上方、在连 接至TFT的源极或漏极的电通孔互连件的上方、在单级像素内放大器 元件的上方或在两级像素内放大器元件的上方至少部分地平坦化。

在此实施例的一个方面中，第一电极的接近辐射传感器的相邻像 素之间的间隙区的末端可为倾斜的。在此实施例的一个方面中，例如， 根据所期望或所实现的平坦化的程度，可使金属化的孔逐渐变细而具 有大于1/2微米、或大于1微米、大于5微米、大于10微米或大于100微 米的曲率半径。

在此第十九实施例的一个方面中，可在基底基板上形成在第一图 示实施例的方面中针对像素电路元件和感光层所列出的特征。例如， 当形成闪烁层时，可在可透射光子的第二电极上形成以下各项中的至 少一种：CsI:Tl、Gd₂O₂S:Tb、CsI:Na、NaI:Tl、CaWO₄、ZnWO₄、 CdWO₄、Bi₄Ge₃O₁₂、Lu_1.8Yb_0.2SiO₅:Ce、Gd₂SiO₅:Ce、BaFCl:Eu²⁺、 BaSO₄:Eu²⁺、BaFBr:Eu²⁺、LaOBr:Tb³⁺、LaOBr:Tm³⁺、La₂O₂S:Tb³⁺、 Y₂O₂S:Tb³⁺、YTaO₄、YTaO₄:Nb、ZnS:Ag、(Zn，Cd)S:Ag、ZnSiO₄:Mn²⁺、 CsI、LiI:Eu²⁺、PbWO₄、Bi₄Si₃O₁₂、Lu₂SiO₅:Ce³⁺、YAlO₃:Ce³⁺、CsF、 CaF₂:Eu²⁺、BaF₂、CeF₃、Y_1.34Gd_0.6O₃:Eu³⁺、Pr、Gd₂O₂S:Pr³⁺、Ce、 SCGl、HFG:Ce³⁺(5％)和C₁₄H₁₀。可在提供闪烁层之前在第二电极上形 成钝化层。例如，当形成感光层时，形成以下各项中的至少一种：1) 横跨多个光电检测器像素延伸的连续感光层，或2)与该多个光电检测 器像素中的一个相关联的离散感光层。

例如，当形成光导层时，可在第一电极上形成以下半导体中的至 少一种：VB-VIB、VB-VIIB、IIB-VIB、IIB-VB、IIIB-VB、IIIB-VIB、 IB-VIB和IVB-VIIB，或更具体地，可在第一电极上形成以下各项中的 至少一种：a-Se、PbI₂、HgI₂、PbO、CdZnTe、CdTe、Bi₂S₃、Bi₂Se₃、 BiI₃、BiBr₃、CdS、CdSe、HgS、Cd₂P₃、InAs、InP、In₂S₃、In₂Se₃、 Ag₂S、PbI₄^-2和Pb₂I₇^-3。例如，当形成光导层时，形成以下各项中的至 少一种：1)横跨多个光导体检测器像素延伸的连续光导层，或2)与该 多个光导体检测器像素中的一个相关联的离散光导层。

例如，当形成像素电路元件时，可在基底基板上形成非晶态半导 体晶体管或微晶半导体晶体管或多晶半导体晶体管中的至少一种。当 形成像素电路元件时，可在基底基板上形成以下各项中的至少一种： 寻址晶体管、放大器晶体管和重置晶体管。当形成像素电路元件时， 可在基底基板上形成以下各项中的至少一种：硅半导体、氧化物半导 体、硫族化物半导体、硒化镉半导体、有机半导体、有机小分子或聚 合物半导体、碳纳米管或石墨烯。当形成像素电路元件时，可在基底 基板上形成以下各项中的至少一种：薄膜晶体管、二极管、电容器、 电阻器、迹线、通孔、控制线、地址线和接地平面。

另外，在第十九图示实施例中，可将第二电极形成于对光或电离 辐射敏感的层上。可将金属板形成于可透射光子的第二电极上，或者 可将金属板形成于闪烁层上的封装上。在第十九图示实施例中，可将 金属板形成于可透射电离辐射的第二电极上，或者，可将金属板形成 于可透射电离辐射的第二电极上的封装层上。

在第二十图示实施例中，一种用于制造辐射传感器的方法包括： 在基底基板上形成像素电路元件；在像素电路的上方形成第一电极和 感光层；使该感光层平坦化；在该平坦化的感光层上形成可透射光子 的第二电极；和在可透射光子的第二电极上形成闪烁器层。所述第一 电极和所述第二电极中的至少一个具有在该像素电路的特征的上方的 表面翘曲部，例如，根据所期望或所实现的平坦化的程度，该表面翘 曲部具有大于1/2微米、或大于1微米、大于5微米、大于10微米或大于 100微米的曲率半径。

在第二十一图示实施例中，一种用于制造辐射传感器的方法包 括：在基底基板上形成像素电路元件；在该像素电路上方形成第一电 极和光导层；使该光导层平坦化；和在该平坦化的光导层上形成可透 射电离辐射的第二电极。该可透射电离辐射的第二电极具有在该像素 电路的特征的上方的表面翘曲部，例如，根据所期望或所实现的平坦 化的程度，该表面翘曲部具有大于1/2微米、或大于1微米、大于5微米、 大于10微米或大于100微米的曲率半径。

在第二十二图示实施例中，一种用于制造辐射传感器的方法包 括：在基底基板上形成像素电路元件；在所述像素电路元件的上方形 成平坦化层；在平坦化层中形成孔以露出至像素电路元件的连接件； 使图案化的孔金属化；形成与金属化的孔电接触的第一电极；和在第 一电极上形成对光或电离辐射敏感的层。形成该平坦化层提供第一电 极的表面，该表面与该像素电路至少部分地重叠，该表面没有表现出 指示下面的像素电路的表面特征。

在第二十三图示实施例中，一种用于制造辐射传感器的方法包 括：在基底基板上形成像素电路元件；在像素电路的上方形成第一电 极和感光层；使该感光层平坦化；在该平坦化的感光层上形成可透射 光子的第二电极；和在可透射光子的第二电极上形成闪烁器层。使该 感光层平坦化提供第二电极的一表面，该表面与该像素电路至少部分 地重叠，该表面没有表现出指示下面的像素电路的表面特征。

在第二十四图示实施例中，辐射传感器包括：闪烁层，该闪烁层 被配置为在与电离辐射相互作用时发射光子；光电检测器，其依次包 括第一电极、感光层和与闪烁层邻近设置的可透射光子的第二电极。 该感光层被配置为在与所述光子的一部分相互作用时产生电子空穴 对。该辐射传感器包括像素电路，其被电连接至第一电极，并且被配 置为测量指示在感光层中所产生的电子空穴对的成像信号，且该像素 电路包括氧化物半导体。该辐射传感器包括平坦化层，其被设置在第 一电极与像素电路之间的像素电路上，使得第一电极在包括像素电路 的平面的上方。所述第一电极和所述第二电极中的至少一个的表面与 该像素电路至少部分地重叠，且具有在该像素电路的特征的上方的表 面翘曲部。该表面翘曲部具有大于1/2微米的曲率半径。

在此实施例的一个方面中，氧化物半导体包括以下各项中的至少 一种：含锌氧化物、SnO₂、TiO₂、Ga₂O₃、InGaO、In₂O₃和InSnO。 含锌氧化物可包括ZnO、InGaZnO、InZnO、ZnSnO中的至少一种。 氧化物半导体可包括非晶态半导体或多晶半导体中的至少一种。

因此，第二十四实施例在范围上类似于第一实施例且包括上文所 论述的第一实施例的方面，接着描述优选组合的实例。

例如，根据所期望或所实现的平坦化的程度，该表面翘曲部可具 有大于1微米、大于5微米、大于10微米或大于100微米的曲率半径。在 另一个方面中，所述第一电极和所述第二电极中的至少一个的表面可 与该像素电路至少部分地重叠，且可没有表现出指示下面的像素电路 的表面特征。

在此实施例的一个方面中，地址线和数据线被设置在光电检测器 的下方；且平坦化层被设置在地址线和数据线上以及在地址线和数据 线的通孔上。接着，平坦化层可在像素电路的特征的上方、在阵列特 征的上方、在连接至TFT的源极或漏极的电通孔互连件的上方、在单 级像素内放大器元件的上方和/或在两级像素内放大器元件的上方完 全地或部分地平坦化。平坦化层可为钝化层、电介质层或绝缘层中的 至少一种。

在此实施例的一个方面中，辐射传感器可包括被设置在光电检测 器的下方的地址线和数据线，且平坦化层被设置在地址线和数据线上 以及在地址线和数据线的通孔上。另外，电通孔互连件可延伸穿过平 坦化层且将第一电极连接至像素电路。与感光层接触的电通孔互连件 的表面翘曲部可具有大于1/2微米、大于1微米、大于5微米、大于10微 米和大于100微米的曲率半径。

在此实施例的一个方面中，感光层可为p-i-n半导体堆栈、n-i-p 半导体堆栈或金属绝缘体半导体堆栈中的一种。像素电路可包括薄膜 晶体管、二极管、电容器、电阻器、迹线、通孔、控制线、地址线和 接地平面中的一种。像素电路可进一步包括非晶态半导体晶体管或多 晶半导体晶体管或微晶半导体晶体管中的一种。像素电路可包括寻址 晶体管、放大器晶体管和重置晶体管中的至少一种。像素电路可进一 步包括由非晶硅、低温非晶硅和微晶硅中的至少一种制成的元件。像 素电路可进一步包括由以下各项中的至少一种制成的元件：硅半导体、 硫族化物半导体、硒化镉半导体、有机半导体、有机小分子或聚合物 半导体、碳纳米管或石墨烯或其他半导电材料。

在此实施例的一个方面中，感光层可为以下各项中的至少一种： 1)横跨多个光电检测器像素延伸的连续感光层，或2)与该多个光电检 测器像素中的各个光电检测器像素相关联的离散感光层。闪烁层可为 以下各项中的至少一种：CsI:Tl、Gd₂O₂S:Tb、CsI:Na、NaI:Tl、CaWO₄、 ZnWO₄、CdWO₄、Bi₄Ge₃O₁₂、Lu_1.8Yb_0.2SiO₅:Ce、Gd₂SiO₅:Ce、 BaFCl:Eu²⁺、BaSO₄:Eu²⁺、BaFBr:Eu²⁺、LaOBr:Tb³⁺、LaOBr:Tm³⁺、 La₂O₂S:Tb³⁺、Y₂O₂S:Tb³⁺、YTaO₄、YTaO₄:Nb、ZnS:Ag、(Zn，Cd)S:Ag、 ZnSiO₄:Mn²⁺、CsI、LiI:Eu²⁺、PbWO₄、Bi₄Si₃O₁₂、Lu₂SiO₅:Ce³⁺、 YAlO₃:Ce³⁺、CsF、CaF₂:Eu²⁺、BaF₂、CeF₃、Y_1.34Gd_0.6O₃:Eu³⁺、Pr、 Gd₂O₂S:Pr³⁺、Ce、SCGl、HFG:Ce³⁺(5％)和C₁₄H₁₀或其他闪烁器材料。

在此实施例的一个方面中，辐射传感器可包括支撑像素电路、光 电检测器和闪烁层的基底基板，且可包括以规则图案排列于该基底基 板上的多个光电检测器像素。在此实施例的一个方面中，该可透射光 子的第二电极可形成用于该多个光电检测器像素的偏置平面。像素电 路的一部分可被设置在基底基板上且在相邻光电检测器像素之间的间 隙区中。此部分可包括薄膜晶体管、二极管、电容器、电阻器、通孔、 迹线、控制线、地址线和接地平面中的一种。在此实施例的一个方面 中，第一电极可具有终止于该间隙区附近的倾斜末端。

在此实施例的一个方面中，在第一电极与可透射光子的第二电极 之间的暗电流(规格化至单位光电检测器面积)可小于10pA/mm²，或小 于5pA/mm²，或小于1pA/mm²，或小于0.5pA/mm²。暗电流的水平在 某种程度上与上文所论述的平坦化的程度和(一个或多个)表面翘曲 部的曲率半径耦合。在此实施例的一个方面中，在感光层中接近表面 翘曲部的区域中的电场可以大于在一对平行的第一电极与第二电极之 间的感光层中的电场的60％，且小于在一对平行的第一电极与第二电 极之间的感光层中的电场的300％。电场的变化在某种程度上与上文所 论述的平坦化的程度和(一个或多个)表面翘曲部的曲率半径耦合。

在此实施例的一个方面中，传感器可包括被设置在闪烁层上的金 属板。

在此实施例的一个方面中，例如，根据所期望或所实现的平坦化 的程度，每一光电检测器像素的电荷捕获的水平(其是通过在单一射线 照相帧期间由于捕获而损失的所述成像信号的量来量化，且表达为在 电荷捕获与电荷释放处于平衡的条件下获得的成像信号的百分比)可 小于20％、可小于15％、小于10％或小于5％。

在此实施例的一个方面中，例如，根据所期望或所实现的平坦化 的程度，每一光电检测器像素的电荷释放(其是通过在具有辐射的情况 下且在电荷捕获与电荷释放处于平衡的条件下获取的一系列帧之后的 在不存在辐射的情况下获取的第一帧期间、自捕获状态释放的所述成 像信号的量来量化，且表达为在电荷捕获与释放处于平衡的条件下获 得的成像信号的百分比)可小于15％、小于10％、小于5％或小于3％。

该光电检测器针对每一光电检测器像素具有滞后，该滞后是通过 在具有辐射的情况下获取的一个帧或一系列帧之后的在不存在辐射的 情况下获取的第一帧期间、自捕获状态释放的成像信号(该成像信号指 示在感光层中所产生的电子空穴对，且该成像信号起源于在一个或多 个先前帧中所捕获的电荷)的量来量化，且表达为来自先前帧的成像信 号的百分比，所述滞后小于约15％。在此实施例的一个方面中，例如， 根据所期望或所实现的平坦化的程度，每一光电检测器像素的滞后可 小于10％、小于5％或小于3％。

在第二十五图示实施例中，辐射传感器包括光导体检测器，其依 次具有第一电极、光导层和可透射电离辐射的第二电极。该光导层被 配置为在与电离辐射相互作用时产生电子空穴对。该辐射传感器包括 像素电路，其被电连接至第一电极，并且被配置为测量指示在光导层 中所产生的电子空穴对的成像信号，且该像素电路包括氧化物半导体。 该辐射传感器包括平坦化层，其被设置在第一电极与像素电路之间的 像素电路上，使得第一电极在包括像素电路的平面的上方。所述第一 电极和所述第二电极中的至少一个的表面与该像素电路至少部分地重 叠且具有在该像素电路的特征的上方的表面翘曲部。

在此实施例的一个方面中，氧化物半导体包括以下各项中的至少 一种：含锌氧化物、SnO₂、TiO₂、Ga₂O₃、InGaO、In₂O₃和InSnO。 含锌氧化物可包括ZnO、InGaZnO、InZnO、ZnSnO中的至少一种。 氧化物半导体可包括非晶态半导体或多晶半导体中的至少一种。

因此，第二十五实施例在范围上类似于第十实施例且包括上文所 论述的第十实施例的方面，接着描述优选组合的实例。

在此实施例的一个方面中，平坦化层可为钝化层、电介质层或绝 缘层中的至少一种。在此实施例的一个方面中，第一电极或第二电极 的在像素电路的上方的表面翘曲部具有大于1/2微米、大于1微米、大 于5微米、大于10微米或大于100微米的曲率半径。在另一个方面中， 所述第一电极和所述第二电极中的至少一个的表面可与该像素电路至 少部分地重叠且可没有表现出指示下面的像素电路的表面特征。

在此实施例的一个方面中，地址线和数据线被设置在光导体检测 器的下方，且平坦化层被设置在地址线和数据线上以及在地址线和数 据线的通孔上。另外，电通孔互连件可延伸穿过平坦化层且将第一电 极连接至像素电路。与感光层接触的电通孔互连件的表面翘曲部可具 有大于1/2微米、大于1微米、大于5微米、大于10微米和大于100微米 的曲率半径。

在此实施例的一个方面中，像素电路可包括薄膜晶体管、二极管、 电容器、电阻器、迹线、通孔、控制线、地址线和接地平面中的一种。 像素电路可进一步包括非晶态半导体晶体管或多晶半导体晶体管或微 晶半导体晶体管中的一种。像素电路可包括寻址晶体管、放大器晶体 管和重置晶体管中的至少一种。像素电路可进一步包括由非晶硅、低 温非晶硅和微晶硅中的至少一种制成的元件。像素电路可进一步包括 由以下各项中的至少一种制成的元件：硅半导体、硫族化物半导体、 硒化镉半导体、有机半导体、有机小分子或聚合物半导体、碳纳米管 或石墨烯或其他半导电材料。

在此实施例的一个方面中，金属板可被设置在该可透射电离辐射 的第二电极上或可被设置在该可透射电离辐射的第二电极上的封装层 上。另外，平坦化层可在阵列特征的上方、在连接至TFT的源极或漏 极的电通孔互连件的上方、在单级像素内放大器元件的上方或在两级 像素内放大器元件的上方至少部分地平坦化。

在此实施例的一个方面中，光导层可为以下各项中的至少一种： 1)横跨多个光导体检测器像素延伸的连续光导层，或2)与该多个光导 体检测器像素中的各个光导体检测器像素相关联的离散光导层。辐射 传感器可包括支撑像素电路和光导层的基底基板。辐射传感器可包括 以规则图案排列于该基底基板上的多个光导体检测器像素。在此实施 例的一个方面中，该可透射电离辐射的第二电极可形成用于该多个光 导体检测器像素的偏置平面。像素电路的一部分可被设置在基底基板 上且在相邻光导体检测器像素之间的间隙区中。此部分可包括薄膜晶 体管、二极管、电容器、电阻器、通孔、迹线、控制线、地址线和接 地平面中的一种。第一电极可具有终止于该间隙区附近的倾斜末端。

因此，在第二十五图示实施例中，光导层在与x射线或其他电离 辐射相互作用时产生电子空穴对。光导层可包括以下半导体中的至少 一种：VB-VIB、VB-VIIB、IIB-VIB、IIB-VB、IIIB-VB、IIIB-VIB、 IB-VIB和IVB-VIIB，且更具体地，可包括以下各项中的至少一种： a-Se、PbI₂、HgI₂、PbO、CdZnTe、CdTe、Bi₂S₃、Bi₂Se₃、BiI₃、BiBr₃、 CdS、CdSe、HgS、Cd₂P₃、InAs、InP、In₂S₃、In₂Se₃、Ag₂S、PbI₄^-2和Pb₂I₇^-3。

在此实施例的一个方面中，在第一电极与第二电极之间的暗电流 (规格化至单位光导体检测器面积)可小于10pA/mm²，或小于5 pA/mm²，或小于1pA/mm²，或小于0.5pA/mm²。暗电流的水平在某 种程度上与上文所论述的平坦化的程度和(一个或多个)表面翘曲部 的曲率半径耦合。

在此实施例的一个方面中，例如，根据所期望或所实现的平坦化 的程度，每一光导体检测器像素的电荷捕获的水平(其是通过在单一射 线照相帧期间由于捕获而损失的所述成像信号的量来量化，且表达为 在电荷捕获与电荷释放处于平衡的条件下获得的成像信号的百分比) 可小于20％、可小于15％、小于10％或小于5％。

在此实施例的一个方面中，例如，根据所期望或所实现的平坦化 的程度，每一光导体检测器像素的电荷释放(其是通过在具有辐射的情 况下且在电荷捕获与电荷释放处于平衡的条件下获取的一系列帧之后 的在不存在辐射的情况下获取的第一帧期间，自捕获状态释放的所述 成像信号的量来量化，且表达为在电荷捕获与释放处于平衡的条件下 获得的成像信号的百分比)可小于15％、可小于10％、小于5％或小于 3％。

该光导体检测器针对每一光导体检测器像素具有滞后，该滞后是 通过在具有辐射的情况下获取的一个帧或一系列帧之后的在不存在辐 射的情况下获取的第一帧期间、自捕获状态释放的成像信号(该成像信 号指示在光导层中所产生的电子空穴对，且该成像信号起源于在一个 或多个先前帧中所捕获的电荷)的量来量化，且表达为来自先前帧的成 像信号的百分比，所述滞后小于约15％。在此实施例的一个方面中， 例如，根据所期望或所实现的平坦化的程度，每一光导体检测器像素 的滞后可小于10％、小于5％或小于3％。

在第二十六图示实施例中，一种用于制造辐射传感器的方法包 括：在基底基板上形成像素电路元件，其中该像素电路包括氧化物半 导体；在所述像素电路元件的上方形成平坦化层；在平坦化层中形成 孔以露出至像素电路元件的连接件；使图案化的孔金属化；形成与金 属化的孔电接触的第一电极；和在第一电极上形成对光或电离辐射敏 感的层。该平坦化层在与该像素电路至少部分地重叠的第一电极的表 面上提供在该像素电路的特征的上方的表面翘曲部。例如，根据所期 望或所实现的平坦化的程度，该表面翘曲部可具有大于1/2微米、大于 1微米、大于5微米、大于10微米或大于100微米的曲率半径。

在此实施例的一个方面中，氧化物半导体包括以下各项中的至少 一种：含锌氧化物、SnO₂、TiO₂、Ga₂O₃、InGaO、In₂O₃和InSnO。 含锌氧化物可包括ZnO、InGaZnO、InZnO、ZnSnO中的至少一种。 氧化物半导体可包括非晶态半导体或多晶半导体中的至少一种。

在此实施例的一个方面中，将感光层和可透射光子的第二电极形 成于第一电极上，且将钝化层形成于该可透射光子的第二电极上，且 将闪烁层形成于此钝化层上，该闪烁层被配置为在与电离辐射相互作 用时发射光子。在此例子中，感光层可为平坦化的或可在形成透射光 子的第二电极之前使感光层平坦化。

在此实施例的不同的方面中，将光导层形成于第一电极上(该光 导层被配置为在与x射线或其他电离辐射相互作用时产生电子空穴 对)，且将可透射电离辐射的第二电极形成于该光导层上。

在这两个方面中，第二电极可被设置在闪烁层上的钝化层上或被 设置在光导层上的封装层上。在这两个方面中，金属板可被设置在闪 烁层上或被设置在闪烁层上的封装上，或被设置在可透射电离辐射的 第二电极上的封装层上。

在此实施例的一个方面中，例如，根据所期望或所实现的平坦化 的程度，可形成平坦化层以具有大于1/2微米、大于1微米、大于5微米、 大于10微米或大于100微米的曲率半径。可通过对所沉积的钝化层的化 学机械抛光来形成平坦化层。或者，可通过旋涂钝化层且接着对该钝 化层进行化学机械抛光来形成平坦化层。或者，可通过使用旋涂在一 (或第一)钝化层的顶部上沉积另一钝化层且接着对该另一(或第二)钝 化层进行化学机械抛光来形成平坦化层。平坦化层可在阵列特征的上 方、在连接至TFT的源极或漏极的电通孔互连件的上方、在单级像素 内放大器元件的上方或在两级像素内放大器元件的上方至少部分地平 坦化。

在此实施例的一个方面中，第一电极的接近辐射传感器的相邻像 素之间的间隙区的末端可为倾斜的。在此实施例的一个方面中，例如， 根据所期望或所实现的平坦化的程度，可使金属化的孔逐渐变细而具 有大于1/2微米、或大于1微米、大于5微米、大于10微米或大于100微 米的曲率半径。

在此实施例的一个方面中，可在基底基板上形成在第一图示实施 例的方面中针对像素电路元件和感光层所列出的特征。例如，当形成 闪烁层时，可在可透射光子的第二电极上形成以下各项中的至少一种： CsI:Tl、Gd₂O₂S:Tb、CsI:Na、NaI:Tl、CaWO₄、ZnWO₄、CdWO₄、 Bi₄Ge₃O₁₂、Lu_1.8Yb_0.2SiO₅:Ce、Gd₂SiO₅:Ce、BaFCl:Eu²⁺、BaSO₄:Eu²⁺、 BaFBr:Eu²⁺、LaOBr:Tb³⁺、LaOBr:Tm³⁺、La₂O₂S:Tb³⁺、Y₂O₂S:Tb³⁺、 YTaO₄、YTaO₄:Nb、ZnS:Ag、(Zn，Cd)S:Ag、ZnSiO₄:Mn²⁺、CsI、 LiI:Eu²⁺、PbWO₄、Bi₄Si₃O₁₂、Lu₂SiO₅:Ce³⁺、YAlO₃:Ce³⁺、CsF、 CaF₂:Eu²⁺、BaF₂、CeF₃、Y_1.34Gd_0.6O₃:Eu³⁺、Pr、Gd₂O₂S:Pr³⁺、Ce、 SCGl、HFG:Ce³⁺(5％)和C₁₄H₁₀。例如，当形成感光层时，形成以下各 项中的至少一种：1)横跨多个光电检测器像素延伸的连续感光层，或 2)与该多个光电检测器像素中的一个相关联的离散感光层。

例如，当形成光导层时，可在第一电极上形成以下半导体中的至 少一种：VB-VIB、VB-VIIB、IIB-VIB、IIB-VB、IIIB-VB、IIIB-VIB、 IB-VIB和IVB-VIIB，或更具体地，可在第一电极上形成以下各项中的 至少一种：a-Se、PbI₂、HgI₂、PbO、CdZnTe、CdTe、Bi₂S₃、Bi₂Se₃、 BiI₃、BiBr₃、CdS、CdSe、HgS、Cd₂P₃、InAs、InP、In₂S₃、In₂Se₃、 Ag₂S、PbI₄^-2和Pb₂I₇^-3。例如，当形成光导层时，形成以下各项中的至 少一种：1)横跨多个光导体检测器像素延伸的连续光导层，或2)与该 多个光导体检测器像素中的一个相关联的离散光导层。

此外，当在基底基板上形成像素电路元件时，像素电路可进一步 包括非晶态半导体晶体管或多晶半导体晶体管或微晶半导体晶体管中 的一种。像素电路可包括寻址晶体管、放大器晶体管和重置晶体管中 的至少一种。像素电路可进一步包括由非晶硅、低温非晶硅和微晶硅 中的至少一种制成的元件。像素电路可进一步包括由以下各项中的至 少一种制成的元件：硅半导体、硫族化物半导体、硒化镉半导体、有 机半导体、有机小分子或聚合物半导体、碳纳米管或石墨烯或其他半 导电材料。

鉴于上述教导，本发明的众多修改和变化是可能的。因此，应理 解，在所附权利要求的范围内，可以不同于如本文中具体地描述的方 式的方式来实施本发明。

图1.图1为a-Si TFT的一种形式的示意性三维图。从倾斜角观看 TFT的顶部。虽然TFT的图示为一般性的，但该图也描绘在TFT为 AMFPI像素中的寻址开关的情况下所需的地址线。因此，该图图示栅 极地址线的一区段(在其连接至TFT的栅极的点处)，和数据地址线的 一区段(在其连接至TFT的漏极的点处)。TFT的沟道具有15μm的宽度 和10μm的长度，如由虚线箭头指示。连续底电介质层和a-Si层被图示 为在很大程度上透明，以便允许下面的特征可见。另外，为了呈现的 清楚起见，相对于平行于基板的方向，在垂直于基板的方向上将图放 大4倍，且仅描绘基板厚度的部分。由叠加于图上的黑色实线框限定的 平面指示在图2中显现的横截面图的位置。此图中的其他有标记要素在 图2的说明中加以描述。

图2.图2为图1中所示出的a-Si TFT的示意性横截面图。此横截面 的位置对应于由图1中的线框限定的平面，且TFT的元件的灰度级阴影 的约定(convention)大致对应于图1中所使用的约定。为了呈现的清 楚起见，相对于平行于基板的方向，在垂直于基板的方向上已将图放 大8倍，且仅描绘基板厚度的部分。使用标记来指示基板、TFT的栅极、 源极和漏极、TFT中的底电介质层和顶电介质层、形成TFT的沟道的 a-Si层、以及用以完成此n-型晶体管的结构的n⁺型掺杂a-Si材料。

图3.图3为多晶-Si TFT的一种形式的示意性三维图。从倾斜角观 看TFT的顶部。虽然TFT的图示为一般性的，但该图也描绘在TFT为 AMFPI像素中的寻址开关的情况下所需的地址线。因此，该图图示栅 极地址线的一区段(在其连接至TFT的多晶-Si栅极的点处)，和数据地 址线的一区段(在于通孔处建立至TFT的漏极的触点的点处)。TFT的沟 道具有15μm的宽度和10μm的长度，如由虚线箭头指示。连续钝化层 (钝化#1)被图示为在很大程度上透明，以便允许下面的特征可见。另 外，为了呈现的清楚起见，相对于平行于基板的方向，在垂直于基板 的方向上将图放大4倍，且仅描绘基板厚度的部分。通过叠加于图上的 黑色实线框限定的平面指示在图4中显现的横截面图的位置。此图中的 其他有标记要素在图4的说明中加以描述。

图4.图4为图3中所示出的多晶-Si TFT的示意性横截面图。此横 截面的位置对应于由图3中的线框限定的平面，且TFT的元件的灰度级 阴影的约定大致对应于图3中所使用的约定。为了呈现的清楚起见，相 对于平行于基板的方向，在垂直于基板的方向上已将图放大8倍，且仅 描绘基板厚度的部分。使用标记来指示基板、缓冲钝化、栅极电介质、 TFT的栅极(其在此情况下由多晶-Si形成)、用以形成TFT沟道(在栅极 电介质的下方)的活性多晶-Si层以及TFT的源极和漏极(由叠加于多晶 -Si层的部分的上方的成角度线指示)，和在TFT的上方的钝化层(“钝化 #1”)。此横截面图的位置并不示出栅极地址线与多晶-Si栅极之间的连 接。

图5.图5为来自有源矩阵成像阵列的像素的示意性电路图，该有 源矩阵成像阵列使用入射辐射的间接检测。由直虚线限定的区域指示 像素的边界。

图6.图6为具有离散光电二极管的间接检测像素的一种形式的 示意性横截面图。这表示图5中的像素电路的一个特定结构实施且称作 基线架构。该视图平行于栅极地址线的方向，栅极地址线在此横截面 中不可见。垂直虚线之间的距离表示一个像素的宽度。为了清楚的目 的，此图示中的层和特征未按比例绘制。

图7.图7为来自有源矩阵成像阵列的像素的示意性电路图，该有 源矩阵成像阵列使用入射辐射的直接检测。标记、线和符号的约定类 似于图5中所使用的这些约定。由直虚线限定的区域指示像素的边界。

图8.图8为直接检测像素的一种形式的示意性横截面图。该视图 平行于栅极地址线的方向，栅极地址线在此横截面中不可见。标记、 线、符号和箭头的约定类似于图6中所使用的这些约定。垂直虚线之间 的距离表示一个像素的宽度。为了清楚的目的，此图示中的层和特征 未按比例绘制。此外，未图示TFT和通孔对光导体的拓扑的均匀性的 影响。

图9.图9为间接检测有源矩阵阵列的四个相邻像素的示意性呈 现。这些像素的设计表示分别在图5和图6中所图示的像素电路的实施 方式和基线架构的实施方式。图中的每一像素揭示了该设计的不同程 度的架构细节。在该图的底部的像素中，仅示出栅极地址线和寻址TFT 的栅极。在左手侧的像素中，已添加寻址TFT的源极和漏极，以及被 光电二极管的n⁺型掺杂a-Si层覆盖的底电极。在右手侧像素中，图示 了统称为光电二极管堆栈的n⁺型掺杂a-Si、无杂质a-Si、p⁺型掺杂a-Si 和顶部光学透明电极的组合层。在此设计中，底电极轻微地延伸超出 堆栈的边缘。在该图的顶部的像素中，已添加通过通孔而连接至寻址 TFT的漏极的数据地址线，和通过通孔而连接至光电二极管的顶电极 的偏置线。

图10.图10为一对间接检测有源矩阵阵列的在单一像素的区域 中的顶面的显微照片。在每一情况下，该设计表示图6中所图示的基线 架构的实施方式。(a)为来自早先阵列的像素的显微照片，该早先阵列 具有对应于图9中的图示的设计。(b)为来自稍后阵列设计的像素的显 微照片，在该稍后阵列设计中，已经由像素设计的优化而增加光学填 充因子。在每一显微照片中，寻址TFT定位于由叠加于图像上的圆圈 界限的区域中，且还指示栅极地址线、数据地址线、偏置线和光电二 极管的位置。注意，在每一显微照片中，未被偏置线遮住的光电二极 管的部分的顶面看起来非常均匀。

图11.图11为具有离散的面外光电二极管结构的间接检测像素 设计的横截面图的示意性图。该视图平行于栅极地址线的方向，栅极 地址线在此横截面中不可见。图中的标记、线、箭头、符号和约定类 似于图6中所使用的这些标记、线、箭头、符号和约定。垂直虚线之间 的距离表示一个像素的宽度。为了清楚的目的，此图示中的层和特征 未按比例绘制。此外，未图示TFT和通孔对光电二极管的拓扑的均匀 性的影响。

图12.图12为具有连续的面外光电二极管结构的间接检测像素 设计的横截面图的示意性图。该视图平行于栅极地址线的方向，栅极 地址线在此横截面中不可见。图中的标记、线、箭头、符号和约定类 似于图11中所使用的这些标记、线、箭头、符号和约定。垂直虚线之 间的距离表示一个像素的宽度。为了清楚的目的，此图示中的层和特 征未按比例绘制。此外，未图示TFT和通孔对光电二极管的拓扑的均 匀性的影响。

图13.图13为间接检测有源矩阵阵列的四个相邻像素的示意性 呈现。这些像素的设计表示分别在图5和图12中所图示的像素电路的实 方式施和架构的实施方式。图中的每一像素显露了该设计的不同程度 的架构细节。在图底部的像素中，仅示出栅极地址线和寻址TFT的栅 极。在左手侧像素中，已添加寻址TFT的源极和漏极、数据地址线， 和后部触点。在右手侧像素中，图示了底电极，包括将此电极连接至 后部触点(其驻留于由虚线标明界限的区域中)的通孔。在图顶部的像 素图中，示出连续光电二极管结构的简单表示，其中n⁺型掺杂层不可 见且光电二极管的其余层未加以区别。

图14.图14为间接检测有源矩阵阵列的在单一像素的区域中的 顶面的显微照片。该设计表示图12中所图示的架构的实施方式且对应 于图13中的呈现。指示了栅极地址线、数据地址线、底电极和将此电 极连接至后部触点的通孔的位置。注意，图像中可见的各种细节对应 于连续光电二极管结构的顶部的拓扑。

图15.图15为来自基于有源像素设计的间接检测阵列的像素的 示意性电路图，该有源像素设计具有单级像素内放大器。指示了数据 地址线、栅极地址线、重置TFT(TFT_RST)、源极随耦器TFT(TFT_SF)、 寻址TFT(TFT_ADDR)，和光电二极管(PD，具有电容C_PD)。V_BIAS为施加 至光电二极管的顶电极的反向偏置电压的量值，且V_G-RST、V_D-RST和V_CC为用以操作阵列的其他电压。TFT中的两者，TFT_RST和TFT_ADDR被图 示为具有双栅极结构。所有TFT都为n-型晶体管。

图16.图16为基于有源像素设计的间接检测阵列的四个相邻像 素的示意性呈现，该有源像素设计使用多晶-Si TFT。这些像素的设计 表示图15中所图示的像素电路的实施方式。此图中的TFT具有类似于 图3和图4中所图示的多晶-Si TFT的结构的结构。光电二极管具有类似 于图12中所示出的结构的连续结构。图中的每一像素显露了该设计的 不同程度的架构细节。在图底部的像素中，示出了每一TFT的栅极(由 多晶-Si形成)、用以形成每一TFT的沟道的活性多晶-Si、栅极地址线， 和用于重置TFT的操作中的重置电压线。在左手侧像素中，已添加数 据地址线、后部触点、供电电压线，以及各种迹线和通孔。在右手侧 像素中，图示了底电极，包括将此电极连接至后部触点的通孔。在图 顶部的像素中，示出了连续光电二极管结构的简单表示，其中图案化 的n⁺型掺杂层不可见且光电二极管的其余层未加以区别。

图17.图17为间接检测阵列的在单一像素的区域中的顶面的显 微照片。该设计表示图15中所图示的像素电路的实施且对应于图16中 的呈现。显微照片经定向以使得阵列的栅极地址线和数据地址线(其在 该设计的连续光电二极管的下方)的方向分别沿着此图像的平面垂直 地和水平地对准。一由粗虚线(指示一个完整像素的边界)和细的水平 虚线(指示在稍后图中显现的横截面图的位置)形成的方框叠加于图像 上。注意，图像中可见的各种细节对应于连续光电二极管结构的顶部 的拓扑。

图18.图18为来自基于有源像素设计的间接检测阵列的像素的 示意性电路图，该有源像素设计具有两级像素内放大器。指示了数据 地址线、栅极地址线、重置TFT(TFT_RST)、共源极放大器TFT(TFT_CSA)、 有效负载TFT(TFT_AL)、源极随耦器TFT(TFT_SF)、寻址TFT(TFT_ADDR)、 反馈电容器(具有电容C_FB)和光电二极管(PD，具有电容C_PD)。V_BIAS为 施加至光电二极管的顶电极的反向偏置电压的量值，且V_G-RST、V_G-AL、 V_CC和V_GND为用以操作阵列的其他电压。TFT中的两者，TFT_RST和 TFT_ADDR被图示为具有双栅极结构。在所述TFT中，TFT_AL为p-型晶体 管而其余晶体管为n-型。

图19.图19为基于有源像素设计的间接检测阵列的四个相邻像 素的示意性呈现，该有源像素设计使用多晶-Si TFT。这些像素的设计 表示图18中所图示的像素电路的实施方式。此图中的TFT具有类似于 图3和图4中所图示的多晶-Si TFT的结构的结构。光电二极管具有类似 于图12中所示出的结构的连续结构。图中的每一像素显露了该设计的 不同程度的架构细节。在图底部的像素中，示出了各种TFT的栅极(由 多晶-Si形成)、用以形成每一TFT的沟道的活性多晶-Si，与栅极地址 线。在左手侧像素中，已添加数据地址线、后部触点，以及各种迹线 和通孔。在右手侧像素中，图示了底电极，包括将此电极连接至后部 触点的通孔。在图顶部的像素中，示出了连续光电二极管结构的简单 表示，其中图案化的n⁺型掺杂层不可见且光电二极管的其余层未加以 区别。

图20.图20为间接检测阵列的在单一像素的区域中的顶面的显 微照片。该设计表示图18中所图示的像素电路的实施方式且对应于图 19中的呈现。显微照片经定向以使得阵列的栅极地址线和数据地址线 (其在该设计的连续光电二极管的下方)的方向分别沿着此图像的平面 垂直地和水平地对准。一由粗虚线(指示一个完整像素的边界)和细的 水平虚线(指示在稍后图中显现的横截面图的位置)形成的方框叠加于 图像上。注意，在图像中可见的各种细节对应于连续光电二极管结构 的顶部的拓扑。

图21.图21为基于单级像素内放大器设计的间接检测阵列的计 算的横截面图，该单级像素内放大器设计使用多晶-Si TFT。设计表示 图15中所图示的像素电路的实施方式且对应于图16和图17中的图示。 此横截面的位置对应于垂直于阵列的顶面、穿过在图17中显现的细的 水平虚线的平面。水平视野对应于略大于单一像素的距离，且垂直虚 线之间的距离表示一个像素的宽度。此图示(由沉积、光刻、蚀刻和用 于阵列的制造中的其他制程的计算仿真产生)示出阵列中的各种特征 和材料的次序、结构和原生拓扑。为了呈现的清楚起见，相对于平行 于基板的方向，在垂直于基板的方向上已将图放大8倍，且仅描绘基板 厚度的部分。

图22.图22为基于两级像素内放大器设计的间接检测阵列的计 算的横截面图，该两级像素内放大器设计使用多晶-Si TFT。该设计表 示图18中所图示的像素电路的实施方式且对应于图19和图20中的图 示。两个横截面的位置对应于垂直于阵列的顶面、穿过在图20中显现 的细的水平虚线的平面。(a)此图示中的水平视野对应于略大于单一像 素的距离，且垂直虚线之间的距离表示一个像素的宽度。(b)此图示中 的水平视野对应于与图21中的视野相同的距离，且仅示出一个像素的 部分。这些图示(由沉积、光刻、蚀刻和用于阵列的制造中的其他制程 的计算仿真产生)示出阵列中的各种特征和材料的次序、结构和原生拓 扑。为了呈现的清楚起见，相对于平行于基板的方向，在垂直于基板 的方向上已将图放大8倍，且仅描绘基板厚度的部分。

图23.图23为单级像素内放大器阵列的在单一像素的区域中的 俯视图，其对应于图16中所图示的设计。(a)为自用以产生图21的相同 计算模拟产生的图示。(b)为阵列的实际实现的表面的显微照片，其对 应于图17中的显微照片。注意，在每一视图中可见的各种细节对应于 连续光电二极管结构的顶部的原生拓扑。

图24.图24为两级像素内放大器阵列的在单一像素的区域中的 俯视图，其对应于图19中所图示的设计。(a)为自用以产生图22的相同 计算模拟产生的图示。(b)为阵列的实际实现的表面的显微照片，其对 应于图20中的显微照片。注意，在每一视图中可见的各种细节对应于 连续光电二极管结构的顶部的原生拓扑。

图25.图25为图示曲率半径的一般概念的图，曲率半径可应用于 表面的平坦度的改变的表征。表面平坦度的改变的急剧性(即，突然性) 的程度由半径弧r来量化。(a)中所描述的较急剧(即，较突然)改变具有 比(b)中所描绘的较不急剧改变短的曲率半径。图的比例使得r₂＝10×r₁。

图26.图26为基于单级像素内放大器设计的间接检测阵列的计 算的横截面图。(a)此视图对应于在图21中显现的横截面图，但经由对 所述钝化层中的一个(钝化#2)的完全平坦化而实现光电二极管结构的 更均匀的拓扑。(b)此视图也对应于在图21中显现的横截面图，但经由 对钝化#2的部分平坦化而实现光电二极管结构的更均匀的拓扑。

图27.图27为基于两级像素内放大器设计的间接检测阵列的计 算的横截面图。(a)和(b)中的视图分别对应于在图22(a)和图22(b)中显 现的横截面图，但经由对所述钝化层中的一个(钝化#2)的完全平坦化 而实现光电二极管结构的更均匀的拓扑。

图28.图28为基于单级像素内放大器设计的间接检测阵列的计 算的横截面图。此视图对应于在图26(a)中显现的横截面图，但经由对 光电二极管的底电极(由金属#2层形成)的周边边缘的平滑化而实现光 电二极管结构的更均匀的拓扑。

图29.图29为基于两级像素内放大器设计的间接检测阵列的计 算的横截面图。此视图对应于在图27(a)中显现的横截面图，但经由对 光电二极管的底电极(由金属#2层形成)的周边边缘的平滑化而实现光 电二极管结构的更均匀的拓扑。

图30.图30为基于单级像素内放大器设计的间接检测阵列的计 算的横截面图。此视图对应于在图28中显现的横截面图，但经由对连 接光电二极管的底电极与后部触点的通孔的窄化和用金属填充这些通 孔而实现光电二极管结构的甚至更均匀的拓扑。

图31.图31为单级像素内放大器阵列的在单一像素的区域中的 俯视图，其是自计算模拟产生。(a)为对应于图23(a)中所示出的相同视 图的图示。(b)为对应于(a)中的图示的图示，但经由对所述钝化层中的 一个(钝化#2)的完全平坦化而实现光电二极管结构的更均匀的拓扑。 (c)为对应于(b)中的图示的图示，但经由对光电二极管的底电极的周边 边缘的平滑化而实现光电二极管结构的更均匀的拓扑。(d)为对应于(c) 中的图示的图示，但经由对连接光电二极管的底电极与后部触点的通 孔的窄化和用金属填充这些通孔而实现光电二极管结构的甚至更均匀 的拓扑。

图32.图32为两级像素内放大器阵列的在单一像素的区域中的 俯视图，其是自计算模拟产生。(a)为对应于图24(a)中所示出的相同视 图的图示。(b)为对应于(a)中的图示的图示，但经由对所述钝化层中的 一个(钝化#2)的完全平坦化而实现光电二极管结构的更均匀的拓扑。 (c)为对应于(b)中的图示的图示，但经由对光电二极管的底电极的周边 边缘的平滑化而实现光电二极管结构的更均匀的拓扑。(d)为对应于(c) 中的图示的图示，但经由对连接光电二极管的底电极与后部触点的通 孔的窄化和用金属填充这些通孔而实现光电二极管结构的甚至更均匀 的拓扑。

图33.图33为基于单级像素内放大器设计的间接检测阵列的计 算的横截面图。(a)此视图对应于在图21中显现的横截面图，但经由对 光电二极管中的无杂质a-Si层的完全平坦化而实现光电二极管结构的 顶电极的更均匀的拓扑。(b)此视图对应于在图21中显现的横截面图， 但经由对光电二极管中的无杂质a-Si层的部分平坦化而实现光电二极 管结构的顶电极的更均匀的拓扑。

图34.图34为单级像素内放大器阵列的在单一像素的区域中的 俯视图，其是自计算模拟产生。(a)为对应于图23(a)中所示出的相同视 图的图示。(b)为对应于(a)中的图示的图示，但经由对光电二极管中的 无杂质a-Si层的部分平坦化而实现光电二极管结构的更均匀的拓扑。 (c)为对应于(b)中的图示的图示，但经由对光电二极管中的无杂质a-Si 层的完全平坦化而实现光电二极管结构的更均匀的拓扑。