制造一半导体结构的方法及一种垂直通道记忆结构

摘要

本发明是有关于一种制造一半导体结构的方法及一种垂直通道记忆结构。该方法包含准备一垂直通道记忆结构以填充一定义于其间的实体隔离沟渠，该实体隔离沟渠是定义于相邻的主动结构之间且在一第一方向上延伸，该主动结构也定义位于邻接该主动结构相对于该实体隔离沟渠的两侧的通道。该方法也包含施加多层介电层(例如氧化硅-氮化硅-氧化硅(ONO)层)、多晶硅垫层及/或氧化物薄膜以填充该实体隔离沟渠。本发明还提供了一种垂直通道记忆结构。因此藉由本发明可以提供相对简单及省钱的方式以填充一记忆阵列中的小空间，特别的是可以用来填充一介于垂直通道记忆阵列的主动结构之间的实体隔离沟渠，以避免记忆阵列中程序化干扰。

说明书

技术领域

本发明涉及一种形成集成电路装置的工艺，特别是涉及一种避免记忆 阵列中程序化干扰的制造一半导体结构的方法及一种垂直通道记忆结构。

背景技术

在半导体产业中，现今的趋势是持续不断地在电子装置的制作工艺中 微缩各方面的元件尺寸。当两者具有大致相同的功能时，较小的电子装置 会比较大的更受欢迎。因此，为了制造更小的装置当然也需要将这些装置 中所使用的元件变得更小。然而，将元件尺寸变小的同时也代表其间的距 离也需变小，这就会导致隔离的问题。

在包含紧密封装的记忆胞阵列的记忆装置中，程序化干扰及第二位元 效应是一种会对储存于记忆胞中的位元造成影响的现象。改善隔离机制可 以降低这些现象的影响。然而，当具有更小的元件尺寸时，隔离机制也必 须跟着调整。

因为装置整合的复杂程度及单一芯片中的电路数目很多，互连线通常 不再使用单层互连线的方式进行。而是，在至少两层或是更多层的导体互连 方式下进行，每一层中具有导线沟渠的图案且其彼此间由绝缘层所分隔。沟 渠也可以作为隔离之用。然而，在某些沟渠尺寸也变小的情况下，如何填 入此小空间内也变得困难。

由此可见，上述现有的半导体结构的制造方法及记忆结构在产品结构、制 造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为 了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久 以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结 构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如 何能创设一种新的制造一半导体结构的方法及一种垂直通道记忆结构，实 属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的半导体结构的制造方法及记忆结构存 在的缺陷，而提供一种新的制造一半导体结构的方法及一种垂直通道记忆 结构，所要解决的技术问题是使其可以提供相对简单及省钱的方式以填充 一记忆阵列中的小空间，更可以用来填充一介于垂直通道记忆阵列的主动 结构之间的实体隔离沟渠，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据 本发明提出的一种制造一半导体结构的方法，该方法包括以下步骤：准备 一垂直通道记忆结构以填充一定义于其间的实体隔离沟渠，该实体隔离沟 渠是定义于相邻的主动结构之间且在一第一方向上延伸，该主动结构也定 义位于邻接该主动结构相对于该实体隔离沟渠的两侧的通道；以及施加介 电材料以填充该实体隔离沟渠。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的制造一半导体结构的方法，更包含：图案化多条字元线于该垂直 通道记忆结构之上，该些字元线彼此平行在一与该第一方向大致垂直的第 二方向上延伸，该些字元线延伸于该主动结构及该实体隔离沟渠之上且填 充对应的通道部分。

前述的制造一半导体结构的方法，其中所述的图案化多条字元线是在 填充该实体隔离沟渠之后进行以防止该些字元线因为实体隔离沟渠开口条 件所造成的字元线桥接。

前述的制造一半导体结构的方法，其中所述的介电材料是氧化硅-氮化 硅-氧化硅(ONO)层。

前述的制造一半导体结构的方法，其中所述的填充该实体隔离沟渠包 含在该氧化硅-氮化硅-氧化硅(ONO)层形成时以该氧化硅-氮化硅-氧化硅 (ONO)层填充该实体隔离沟渠。

前述的制造一半导体结构的方法，其中在该氧化硅-氮化硅-氧化硅 (ONO)层形成时以该氧化硅-氮化硅-氧化硅(ONO)层填充该实体隔离沟渠 更包含进行一清洁工艺于进行再氧化层之前，且实行埋藏扩散布植于主动 结构的上方及通道的底部，且之后，在形成氧化硅-氮化硅-氧化硅(ONO) 层之前进行一氧化硅-氮化硅-氧化硅(ONO)清洁工艺。

前述的制造一半导体结构的方法，其中在该氧化硅-氮化硅-氧化硅 (ONO)层形成时以该氧化硅-氮化硅-氧化硅(ONO)层填充该实体隔离沟渠 包含以氧化硅-氮化硅-氧化硅、能隙工程硅-氧化硅-氮化硅-氧化硅-硅 (BE-SONOS)或纳米晶体的至少一者填入实体隔离沟渠内。

前述的制造一半导体结构的方法，其中填充该实体隔离沟渠包含以氧 化硅填充该实体隔离沟渠。

前述的制造一半导体结构的方法，其中以氧化硅填充该实体隔离沟渠 包含以高温氧化、四乙氧基硅烷(TEOS)或同位蒸气生成(ISSG)的至少一者 填入实体隔离沟渠内。

前述的制造一半导体结构的方法，其中以氧化硅填充该实体隔离沟渠 包含提供氧化硅薄膜填入实体隔离沟渠具有高密度等离子体沉积的氧化物 于该主动结构的上方及氧化物薄膜于实体隔离沟渠内。

前述的制造一半导体结构的方法，其中填充该实体隔离沟渠包含以多 晶硅垫层填充该实体隔离沟渠。

前述的制造一半导体结构的方法，其中以多晶硅垫层填充该实体隔离 沟渠包含以非晶硅、多晶硅或单晶硅的至少一者填入实体隔离沟渠内。

前述的制造一半导体结构的方法，其中所述的以多晶硅垫层填充该实 体隔离沟渠包含：提供氧化硅薄膜于主动结构及通道的上方，然后再形成 一多晶硅垫层于该氧化硅薄膜之上及填入该实体隔离沟渠内；进行化学干 蚀刻工艺以将该多晶硅垫层在该垂直通道记忆结构中除了在该实体隔离沟 渠内的大致所有的部分回蚀刻。

前述的制造一半导体结构的方法，其中以多晶硅垫层填充该实体隔离 沟渠更包含进行一清洁工艺于进行再氧化层之前，且实行埋藏扩散布植于 该主动结构的上方及该通道的底部，且之后，在形成氧化硅-氮化硅-氧化 硅(ONO)层之前进行一氧化硅-氮化硅-氧化硅(ONO)清洁工艺。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本 发明提出的一种垂直通道记忆结构，其包含：至少一组主动结构在一第一方 向上延伸，该主动结构彼此邻接的放置且具有一实体隔离沟渠于其间，该实 体隔离沟渠也在该第一方向上延伸；通道放置于邻接该主动结构的侧边，其 是位于邻接该主动结构相对于该实体隔离沟渠的两侧；以及一填充材料填 充于该实体隔离沟渠内，其搭配施加多层介电层、多晶硅垫层及/或氧化物 薄膜。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的垂直通道记忆结构，更包含：图案化多条字元线，该些字元线彼 此平行在一与该第一方向大致垂直的第二方向上延伸，该些字元线延伸于 该主动结构及该实体隔离沟渠之上且填充对应的通道部分。

前述的垂直通道记忆结构，其中所述的填充材料包含氧化硅-氮化硅- 氧化硅、能隙工程硅-氧化硅-氮化硅-氧化硅-硅(BE-SONOS)或纳米晶体 的至少一者于施加该多层介电层时填入该实体隔离沟渠内。

前述的垂直通道记忆结构，其中所述的填充材料包含以高温氧化、四 乙氧基硅烷(TEOS)或同位蒸气生成(ISSG)的至少一者于施加该多层介电层 之前沉积于该实体隔离沟渠内。

前述的垂直通道记忆结构，其中所述的填充材料包含非晶硅、多晶硅 或单晶硅于施加该多层介电层之前沉积于该实体隔离沟渠内。

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依 据本发明提出的一种制造一半导体结构的方法，该方法包括以下步骤：形成 一垂直通道记忆阵列于一半导体装置的一第一部分，该第一部分具有与即 将形成垂直通道区域对应的一暗调；以及形成一平面周边于该半导体装置 的一第二部分，该第二部分具有与该平面周边的一主动结构区域对应的一 暗调。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的制造一半导体结构的方法，更包含同时形成沟渠结构于该第一 部分)及该第二区域中。

前述的制造一半导体结构的方法，其中形成该垂直通道记忆阵列及形 成该平面周边的每一个更包括提供氮化硅沉积于该第一部分及该第二部分 中，使得该沟渠结构形成介于所沉积的该氮化硅之间。

前述的制造一半导体结构的方法，其中形成该垂直通道记忆阵列及形 成该平面周边的每一个更包括提供氧化硅材料填充于该沟渠结构中，且除 去介于该氧化硅材料所裸露部分之间的该氮化硅。

前述的制造一半导体结构的方法，其中形成该垂直通道记忆阵列包括 形成垂直通道在一个与定义该第一部分及该第二部分交点的一边界大致平 行的一第一方向上延伸。

前述的制造一半导体结构的方法，其中形成该垂直通道记忆阵列包括 形成字元线于一个在与该第一方向上进入及穿出该垂直通道大致垂直的一 第二方向上纵向延伸。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案 可知，本发明的主要技术内容如下：

为达到上述目的，本发明提供了一种制造一半导体结构的方法。该方法 包含准备一垂直通道记忆结构以填充一定义于其间的实体隔离沟渠，该实 体隔离沟渠是定义于相邻的主动结构之间且在一第一方向上延伸，该主动 结构也定义位于邻接该主动结构相对于该实体隔离沟渠的两侧的通道。该 方法也包含施加多层介电层(例如氧化硅-氮化硅-氧化硅(ONO)层)、多晶硅 垫层及/或氧化物薄膜以填充该实体隔离沟渠。

另外，为达到上述目的，本发明还提供了一种垂直通道记忆结构。此垂 直通道记忆结构包含至少一组主动结构在一第一方向上延伸，该主动结构 彼此邻接的放置且具有一实体隔离沟渠于其间，该实体隔离沟渠也在该第 一方向上延伸；通道放置于邻接该主动结构的侧边，其是邻接该主动结构 相对于该实体隔离沟渠的两侧。一填充材料填充于该实体隔离沟渠内，其可 为多层介电材料(例如硅-氮化硅-氧化硅(ONO)层)、多晶硅垫层及/或氧化 硅薄膜。

借由上述技术方案，本发明制造一半导体结构的方法及一种垂直通道 记忆结构至少具有下列优点及有益效果：本发明可以提供相对简单及省钱 的方式以填充一记忆阵列中的小空间，特别的是可以用来填充一介于垂直 通道记忆阵列的主动结构之间的实体隔离沟渠，以避免记忆阵列中程序化 干扰。

综上所述，本发明是有关于一种制造一半导体结构的方法及一种垂直 通道记忆结构。该方法包含准备一垂直通道记忆结构以填充一定义于其间 的实体隔离沟渠，该实体隔离沟渠是定义于相邻的主动结构之间且在一第 一方向上延伸，该主动结构也定义位于邻接该主动结构相对于该实体隔离 沟渠的两侧的通道。该方法也包含施加多层介电层(例如氧化硅-氮化硅-氧 化硅(ONO)层)、多晶硅垫层及/或氧化物薄膜以填充该实体隔离沟渠。本发 明在技术上有显著的进步，具有明显的积极效果，诚为一新颖、进步、实用 的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的 技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和 其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附 图，详细说明如下。

附图说明

图1包括图1A～图1E，是显示一实施例的可以用来填充实体隔离沟渠 的操作的示意图。

图2是显示根据一实施例的垂直通道阵列的俯视图，其会造成相邻字 元线间产生字元线桥接的风险。

图3包括图3A～图3E，是显示根据本发明一实施例的可以用来填充实 体隔离沟渠的操作的示意图，其可以减少实体隔离沟渠开口的风险。

图4包括图4A～图4C，是显示根据本发明一实施例的可以用来填充实 体隔离沟渠的操作的示意图，其可以减少实体隔离沟渠开口的风险。

图5是显示根据一实施例形成一半导体结构的一工艺操作的流程图。

图6包括图6A～图6B，是显示一实施例的半导体装置中介于一垂直通 道阵列部分及一周边部分交会处的侧视剖面图(图6A)及俯视图(图6B)。

图7是显示一实施例在进行周边氧化层沉积及蚀刻操作之后的半导体 装置中介于一垂直通道阵列部分及一周边部分交会处的剖面图。

图8包括图8A～图8B，是显示一实施例同时定义与实体隔离沟渠及浅 沟渠隔离相关的沟渠的侧视剖面图(图8A)及附视图(图8B)。

图9是显示根据一实施例利用氧化物进行实体隔离沟渠及周边沟渠的 剖面图。

图10是显示根据一实施例移除氮化硅的剖面图。

图11包括图11A～图11B，是显示一实施例形成垂直通道的侧视剖面 图(图11A)及俯视图(图11B)。

图12包括图12A～图12B，是显示一实施例封闭实体隔离沟渠及形成 埋藏扩散区域操作后的侧视剖面图(图12A)及俯视图(图12B)。

图13是显示一实施例在进行字元线的图案化及金属化工艺之前的剖面 图。

图14是显示根据一实施例的半导体装置中并没有实体隔离沟渠的垂直 通道阵列部分及周边部分的剖面图。

图15是显示将垂直通道阵列与一平面通道周边整合在一起的实施方法 的示意图。

10：主动结构                13：氧化层

15、106、236：再氧化层      18、240：高密度等离子体(HDP)沉积层

20：实体隔离沟渠            22：通道

26：埋藏扩散布植(BD)区域    28：字元线

30、110、244、520：ONO层    100：薄氧化层

102：多晶硅层               104：多晶硅垫层

200：氧化物层               226：底部埋藏扩散布植(BBD)区域

228：顶部埋藏扩散布植(TBD)区域 450：垂直通道阵列部分

460：周边部分               470：氮化硅层

480：硬式幕罩               485：实体隔离沟渠

486：周边沟渠               490、492：光阻层

498：氧化材料               500：通道

510：埋藏扩散(BD)区域       530：井区

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功 效，以下结合附图及较佳实施例，对依据本发明提出的制造一半导体结构的 方法及一种垂直通道记忆结构其具体实施方式、方法、步骤、特征及其功 效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图 式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当 可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具 体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加 以限制。

本发明是揭露一种垂直通道N位元技术，其允许提供进一步的元件微 缩。此微缩可以提供装置储存更多的资料，举例而言，四位元在一记忆胞中，且 在可预见的未来可以有进一步的微缩。为了提供改良的程序化干扰，实体隔 离沟渠(PIT)被提出以与垂直通道结构搭配使用。此垂直通道结构使用主动 堆叠结构沿着形成通道的第一方向对准。字元线沿着大致与通道垂直且具 有一部分延伸于通道中。在某些实施例中，储存记忆胞形成介于字元线与 主动结构之间。实体隔离沟渠(PIT)可以牵涉于主动结构内的沟渠隔离。然 而，因为实体隔离沟渠(PIT)相对小的尺寸(例如某些情况小于30纳米)填充 实体隔离沟渠(PIT)会变得困难。因此，此处所提供的某些实施例可以提供 低成本及简易工艺以利用介电或半导体材料来填充实体隔离沟渠(PIT)。

请参阅图1所示，图1包括图1A～图1E，是显示一实施例的可以用来 填充实体隔离沟渠的操作的示意图。其中，主动结构10形成于一包含N型 材料层或P型材料层的基底之上。在一实施例中，实体隔离沟渠20可以形 成于主动结构10之间以提供其间的隔离。此主动结构10可以线性地延伸 进出图1的页面方向，且具有线性地延伸的通道22于两侧。此通道22可 以形成于主动结构10的每一例，其是在主动结构10与实体隔离沟渠20的 相对侧。

图1A是显示在用来形成一垂直通道阵列的蚀刻工艺后此主动结构10 与实体隔离沟渠20的剖面示意图。如图1A所示，一氧化层13最初放置于 此主动结构10与实体隔离沟渠20之上，且一高密度等离子体(HDP)氧化物 18可以沉积于实体隔离沟渠20之上。一清洁工艺可以用来除去氧化层13 及高密度等离子体(HDP)氧化物18，留下主动结构10沿着实体隔离沟渠20 与通道22裸露出，如图1B所示。然后可以使用一氧化工艺与埋藏扩散(BD) 布植搭配。在刚开始时，氧化材料15可以填入实体隔离沟渠20之内及覆 盖主动区域的裸露区域和底部以保护通道22的区域如图1C所示。之后，埋 藏扩散(BD)布植材料26可以形成于主动结构的上方及通道22的底部，也如 图1C所示。之后，可以进行一清洁工艺以除去主动结构侧壁的氧化物，如 图1D所示，而保留在主动结构的上方及通道22的底部的埋藏扩散(BD)布 植材料26。图1E显示氧化硅-氮化硅-氧化硅(ONO)沉积于实体隔离沟渠20 内及裸露的主动结构及埋藏扩散(BD)布植材料26上方的完成结构；之后再 形成字元线28于主动结构之上及填入通道22之中。所沉积的氧化硅-氮化 硅-氧化硅(ONO)大致填充实体隔离沟渠20如图1E所示。必须注意的是，字 元线28可以是纵向延伸且与纵向延伸的通道22垂直(正交)。在某些实施 例中，字元线28可以覆盖例如是化学气相沉积或是其他半集成电路工艺中 金属化工艺(例如与集成电路的接触垫或是其他部分连接的工艺中)所形成 的钨化硅(WSi)。

在某些情况下，假如在图1E中沉积氧化硅-氮化硅-氧化硅(ONO)未良 好地填入实体隔离沟渠20，此实体隔离沟渠20或许没有完全由如氧化硅- 氮化硅-氧化硅(ONO)填充。假如此情况发生的话，会造成实体隔离沟渠20 某种程度开口的风险。因此，举例而言，字元线28中的多晶硅或许会在形 成字元线时形成在一部分的实体隔离沟渠20中。此状况会在字元线图案化 后产生字元线桥接的风险。在此情况下，如图2所示，延伸于第一方向上 的垂直通道22其上方及主动结构10上方有字元线28。图2中也显示出实 体隔离沟渠20，且假如一部分的实体隔离沟渠20并未完全填充，多晶硅或 许会填入此区域中而在字元线28之间产生桥接。

为了防止如此的字元线28桥接形成，某些实施例可以包括多晶硅(PL) 垫层及/或氧化物薄膜于实体隔离沟渠20中以帮助填充此实体隔离沟渠20 及减少实体隔离沟渠开路的风险。请参阅图3所示，图3包括图3A～图 3E，是显示根据本发明一实施例的可以用来填充实体隔离沟渠的操作的示 意图，其可以减少实体隔离沟渠开口的风险。图3A是显示在用来形成类似 于图1A的主动结构10与实体隔离沟渠20的剖面示意图。如图3B所示，一 个薄氧化层100可以形成于裸露的主动结构10及通道22表面之上以及实 体隔离沟渠20之内的表面。一多晶硅层102则随后形成于薄氧化层100之 上并包括完全填充整个实体隔离沟渠20。图3C则是显示进行用来除去裸露 的多晶硅层102(例如实体隔离沟渠20外的多晶硅层102部分)的化学干蚀 刻回蚀刻工艺后的结果，仅保留实体隔离沟渠20内的多晶硅垫层104。如 第3C图所示，在某些情况下，多晶硅垫层104或许不会完全填满实体隔离 沟渠20。然而，在某些情况下，并不需要将多晶硅垫层104完全填满实体 隔离沟渠20。

之后，进行一氧化工艺与埋藏扩散(BD)布植搭配，埋藏扩散(BD)布植 材料26可以形成于主动结构10的上方及通道22的底部，且多晶硅垫层104 仍是填充于实体隔离沟渠20之内及一氧化物层106整个覆盖于裸露的表 面，如图3D所示。氧化硅-氮化硅-氧化硅(ONO)层110可以沉积于裸露的表 面且因此包覆实体隔离沟渠20之内的多晶硅垫层104。如此，当字元线28 形成在与通道22大致垂直的方向上时，此实体隔离沟渠20也大致被填满 而不会有实体隔离沟渠开口的问题发生，且因此字元线之间产生桥接的机 率也减少了。然后可以进行金属化工艺而不必担心字元线桥接的问题，如图 3E所示。

使用多晶硅垫层104仅是用来减少字元线桥接机率的机制的一个范 例。在某些实施例中(例如图4中的范例)，是使用氧化物薄膜200而不是 多晶硅(PL)垫层104来大致填满实体隔离沟渠20。举例而言，最初用来填 充实体隔离沟渠20的氧化物薄膜200可以保留，以使用高密度等离子体氧 化物240来覆盖实体隔离沟渠20的开口区域以减少字元线桥接或消除实体 隔离沟渠开口的问题。请参阅图4所示，图4包括图4A～图4C，是显示根 据本发明一实施例的可以用来填充实体隔离沟渠的操作的示意图，其可以 减少实体隔离沟渠开口的风险。图4A是显示在用来形成类似于图1A和图 3A的主动结构10与实体隔离沟渠20的剖面示意图。此处，顶部埋藏扩散 (TBD)布植材料228是在垂直通道工艺之前形成。如图4B所示，进行一氧 化工艺与埋藏扩散(BD)布植搭配，如此底部埋藏扩散(BBD)布植材料226可 以沉积于通道22的底部。一氧化物层236可以整个覆盖裸露的表面，如图 4B所示，包括填充实体隔离沟渠20(利用氧化材料200及覆盖高密度等离 子体沉积的氧化物240)。之后，如图4C所示，氧化硅-氮化硅-氧化硅 (ONO)244沉积于裸露的表面，以包覆整个高密度等离子体沉积的氧化物 240(例如在一清洁工艺之后其并未在图4C显示)。此ONO层244可以具有 字元线形成于其上且在与通道22大致垂直的方向上，及此实体隔离沟渠20 也大致被填满而不会有实体隔离沟渠开口的问题发生。因此字元线之间产 生桥接的机率也减少了。然后可以进行金属化工艺而不必担心字元线桥接 的问题。

此处所描述的实施例，以及之后其他的范例，可以使得记忆体的工艺 中填入小区域而以相对便宜及可靠的方式有效地填入这样区域中。例如形 成于一垂直通道记忆阵列主动结构中的实体隔离沟渠的小空间，可以利用 ONO沉积填充、一多晶硅垫层及/或氧化硅薄膜。在此例示的实施例的内容 中，ONO沉积可以包括氧化硅-氮化硅-氧化硅、能隙工程硅-氧化硅-氮化硅 -氧化硅-硅(BE-SONOS)、纳米晶体及/或其他可能的储存媒体等材料。同 时，此多晶硅垫层可以使用举例而言非晶硅、多晶硅及/或单晶硅等材料。此 氧化硅薄膜可以使用举例而言高温氧化、四乙氧基硅烷(TEOS)、同位蒸气 生成(ISSG)及/或其他具有阶梯覆盖能力的氧化薄膜等材料。

在本发明的某些实施例中可以提供一种改善例如是多阶记忆胞(MLC) 的记忆阵列中所遭遇的程序化干扰机制。在此状况下，某些实施例中可以 提供一种介于主动结构之间的隔离改善，其可以达成电荷储存(及其记忆功 能)。

图5是显示根据一实施例形成一半导体结构的一工艺操作的流程图。此 方法可以包括准备一垂直通道记忆结构以填充实体隔离沟渠。此实体隔离 沟渠是形成于主动结构之间以提供其间的隔离，此主动结构可以在一第一 方向上延伸且具有通道位于邻接实体隔离沟渠相对的两侧。此方法更包含 利用ONO层来填充实体隔离沟渠。

在某些实施例中，某些操作可以被调整及进一步如以下被简化。此外，在 某些实施例中，额外的选择性操作也可以被包括(一范例显示这些操作在图 5中的虚线)。可以理解的是，以下的每一种调整、加强或是额外的选择性 操作可以与之前所描述的操作单独搭配或是组合使用。在此状况下，举例 而言，此方法更包含图案化垂直通道记忆结构的字元线。这些字元线可以 在一个与可以在一第一方向垂直的一第二方向上延伸。此字元线可以延伸 于主动结构与实体隔离沟渠的上方，且填充进入通道对应的部分。

在某些实施例中，其中图案化字元线是在实体隔离沟渠填充之后进行 以防止因为实体隔离沟渠开口条件所造成的字元线桥接。在一实施例中，实 体隔离沟渠的填充可以包括在形成ONO层时使用ONO填入实体隔离沟渠。在 这样的范例中，在形成ONO层时使用ONO填入实体隔离沟渠可以包括进行 一清洁工艺于再氧化层之前且实行埋藏扩散布植于主动结构的上方及通道 的底部。之后，可以在形成ONO层之前进行一ONO清洁工艺。在某些情况 下，在形成ONO层时使用ONO填入实体隔离沟渠可以包括利用氧化硅-氮化 硅-氧化硅、能隙工程硅-氧化硅-氮化硅-氧化硅-硅(BE-SONOS)或纳米晶 体填入实体隔离沟渠内。

在某些实施例中，实体隔离沟渠的填充可以包括使用氧化物薄膜填入 实体隔离沟渠。在这样的范例中，使用氧化物薄膜填入实体隔离沟渠可以 包括使用高温氧化、四乙氧基硅烷(TEOS)或同位蒸气生成(ISSG)。在某些 情况下，使用氧化物薄膜填入实体隔离沟渠可以包括提供氧化物薄膜填入 实体隔离沟渠具有高密度等离子体沉积的氧化物于主动结构的上方及氧化 物薄膜于实体隔离沟渠内。

在某些实施例中，实体隔离沟渠的填充可以包括使用多晶硅垫层填入 实体隔离沟渠。在这样的范例中，使用多晶硅垫层填入实体隔离沟渠可以 包括使用非晶硅、多晶硅或单晶硅。在一实施例中，使用多晶硅垫层填入 实体隔离沟渠可以包括提供氧化物薄膜于主动结构及通道的上方，然后再 形成一多晶硅垫层于氧化物薄膜之上及填入实体隔离沟渠内，之后再进行 化学干蚀刻工艺以将多晶硅垫层在垂直通道记忆结构中除了在实体隔离沟 渠内的几乎所有部分回蚀刻。在某些实施例中，使用多晶硅垫层填入实体 隔离沟渠可以更包括进行清洁工艺于再氧化层之前且实行埋藏扩散布植于 主动结构的上方及通道的底部，且之后可以在形成ONO层之前进行一ONO 清洁工艺。

如同之前所描述的，或许会希望在某些情况下将垂直通道阵列与一平 面通道周边整合在一起。在一实施例中，垂直通道阵列部分可以使用化学 机械研磨及氮化硅除去工艺处理以达成垂直通道定义的反调(reverse tone)。因此，阵列的暗调(dark tone)变成垂直通道。对一平面通道金属 氧化物半导体(MOS)装置而言，可以使用目前的平面化技术使得在周边区域 的暗调(dark tone)变成主动区域。

请参阅图6所示，图6包括图6A～图6B，是显示一实施例的半导体装 置中介于一垂直通道阵列部分450及一周边部分460交会处的侧视剖面图 (图6A)及俯视图(图6B)。在此垂直通道阵列部分450，可以进行光阻微影 及布植操作以提供临界电压Vt控制和热载子产生及击穿的抑制。之后，进 行氮化硅沉积及氧化硅沉积。此硬式幕罩480的执行可以防止氮化硅层470 在后续间隔物蚀刻工艺时受到伤害。

图7是显示一实施例在进行周边氧化层沉积及蚀刻操作之后的半导体 装置中介于一垂直通道阵列部分450及一周边部分460交会处的剖面图，此 步骤是用来打开间隔物的空间以进行定义实体隔离沟渠。请参阅图8所 示，图8包括图8A～图8B是显示一实施例同时定义与实体隔离沟渠及周边 沟渠相关的沟渠的侧视剖面(图8A)及俯视图(图8B)。因此，某些实施例提 供同时在垂直通道阵列部分450及一周边部分460形成沟渠结构(如实体隔 离沟渠485及周边沟渠486)。图8A所示，在垂直通道阵列部分450中介于 暗调区域之间形成的实体隔离沟渠485，其中光阻490会放置在邻接周边部 分460的阵列的一部分区域之上。

如图9所示，是显示根据一实施例利用氧化物进行实体隔离沟渠及周 边沟渠的剖面图。其中，单层或多层氧化材料498可以用来同时填充任何 垂直通道阵列部分450及一周边部分460中的实体隔离沟渠及/或浅沟渠隔 离。可以进行浅沟渠隔离化学机械研磨工艺，但是停止于当抵达氮化硅层 470时以将氮化硅层470裸露出来。如图10所示，图10是显示根据一实施 例移除氮化硅的剖面图，之后可以除去氮化硅层470。请参阅图11所示，图 11包括图11A～图11B，是显示一实施例形成垂直通道500的侧视剖面图(图 11A)及俯视图(图11B)，其具有光阻492施加于周边部分460及邻接周边部 分460的阵列部分450一部分区域之上。

之后进行垂直通道清洁和再氧化层以保护垂直通道500的侧壁及封住 实体隔离沟渠485(例如之前图1～图5中所描述的)。请参阅图12所示，图 12包括图12A～图12B，是显示埋藏扩散(BD)微影及布植工艺后定义出埋藏 扩散(BD)区域510的侧视剖面图(图12A)及俯视图(图12B)。之后，如图13 所示，是显示一实施例在进行字元线的图案化及金属化工艺之前的剖面图。(例 如之前图1～图5中关于垂直通道阵列部分450所描述的一般)，进行ONO 清洁、沉积、致密化、微影及蚀刻工艺以提供ONO层520于垂直通道阵列 部分450之上。之后，在周边部分460进行ONO后蚀刻，进行许多光阻微 影、布植及退火工艺用以定义井区及控制金属氧化物半导体晶体管的临界 电压。在某些实施例中，也可以进行栅氧化层、多晶硅沉积及钨化硅沉积 操作，之后进行字元线的图案化及金属化工艺。

上述的实施例仅是用来显示某些可以使用的工艺范例而非用来限制本 发明。因此在某些实施例中，某些额外操作可以被实施。此外，在某些实 施例中，某些操作可以被进一步调整或省略。举例而言，在某些情况下，如 图14所示并没有实体隔离沟渠(例如藉由跳过间隔物及实体隔离沟渠蚀刻 工艺)形成。在某些实施例中，MOS及多晶硅两者可以用来帮助电流流动。电 阻因此则是在一电路装置中对于MOS及多晶硅的一个通称。此外，如之前 所描述过的，暗调可以作为垂直通道阵列部分的垂直通道的通称，且作为 周边部分的主动区域的通称。

图15是显示将垂直通道阵列与一平面通道周边整合在一起的实施方法 的示意图。此方法包括形成一垂直通道记忆阵列于一半导体装置的一第一 部分，该第一部分具有与即将形成垂直通道区域对应的一暗调。此方法也 包括形成一平面周边于该半导体装置的一第二部分，该第二部分具有与该 平面周边的一主动结构区域对应的一暗调。在某些实施例中，此方法还包 括同时形成沟渠结构于该第一区域及该第二区域中。在一实施例中，形成 该垂直通道记忆阵列及形成该平面周边的每一个更包括提供氮化硅沉积于 该第一部分及该第二部分中，使得该沟渠结构形成介于所沉积的该氮化硅 之间。在某些情况下，形成该垂直通道记忆阵列及形成该平面周边的每一 个更包括提供氧化硅材料填充于该沟渠结构中，且除去介于该氧化硅材料 所裸露部分之间的该氮化硅。在一实施例中，形成该垂直通道记忆阵列包 括形成垂直通道于一个与定义该第一部分及该第二部分交点的一边界大致 平行的一第一方向上延伸。在某些实施例中，形成该垂直通道记忆阵列包 括形成字元线于一个在与该第一方向上进入及穿出该垂直通道大致垂直的 一第二方向上纵向延伸。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式 上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发 明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利 用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但 凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所 作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。