SONOS工艺中5伏PMOS器件及制造方法

摘要

本发明公开了一种SONOS工艺中5伏PMOS器件，PMOS器件的P型源漏区的在靠近浅槽场氧一侧的结深要比靠近N型沟道区一侧的结深要深。本发明还公开了一种SONOS工艺中5伏PMOS器件的制造方法。本发明能改善PMOS器件的源/漏PN结的形貌，从而能提高5伏PMOS器件的击穿电压，并进一步能提高SONOS闪存的信息擦除和写入的操作电压、提高操作速度、改善SONOS闪存的性能、减少SONOS闪存的测试时间、节约测试成本。

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种SONOS工艺中 5伏PMOS器件；本发明还涉及一种SONOS工艺中5伏PMOS器件的制造方 法。

背景技术

目前，现有SONOS闪存因为具备高密度、大容量等优点而成为现有闪 存类型的主流之一，并广泛地应用于数码相机，智能手机等电子产品中。 现有SONOS闪存在电路和工艺上的优点之一是无需提供高压器件，最高工 作电压即一般用于信息擦除和写入的电压可以在12伏以内，相比较浮置 栅极的FLASH闪存的最高工作电压要低不少。所以现有SONOS工艺的缺点 之一就是操作速度较慢，通过FN隧穿机理擦写的时间一般在几毫秒到几 百毫秒。进一步提高现有SONOS闪存擦写速度的话，途径之一是减薄ONO 膜的底层氧化层，其风险是数据保持能力降低。

另一个提高现有SONOS闪存操作速度的方法是增加信息擦写的电压。 不过现有SONOS工艺中，此操作电压即所述信息擦写的电压的提高受到了 5伏PMOS器件的源/漏PN结最高耐压即击穿电压的限制，已经采用的最 高安全操作电压无法进一步提高。如果操作电压超出安全工作区域，漏电 流会大大超出电路规格，漏电流同时也限制了电荷泵(Charge Pump)电 路提供更高电压的能力。如图1所示，为现有SONOS工艺中5伏PMOS器 件的结构示意图，现有PMOS器件形成于硅衬底上，所述硅衬底为N型硅 衬底或在硅衬底上形成有N阱，有源区通过浅槽场氧即图1中所示STI 隔离，现有PMOS器件包括：形成于所述有源区上的栅极结构，所述栅极 结构由栅氧化层和多晶硅栅组成，在所述栅极结构的侧壁还形成有侧墙即 栅侧壁。形成于所述栅极结构两侧、所述有源区中的P型源漏区即图1 中所示源/漏。以及形成于所述栅极结构底部、所述P型源漏区中间的所 述有源区中的N型沟道区(图1中未标示出)。所述P型源漏区和其周围 有源区的N型衬底或N阱会形成源/漏PN结，现有PMOS器件中由于在源 漏区中注入的硼会从有源区的硅中外扩进入旁边的浅槽场氧即浅沟槽隔 离(STI)中，会造成源/漏PN结在靠近STI的一侧向上翘起，在所述STI 的侧边形成较浅的结。所述源/漏PN结的翘起结构为现有5伏PMOS器件 的源/漏端PN结的弱点，限制了现有5伏PMOS器件的击穿电压的提高。

所以，要提高现有SONOS闪存的操作速度的关键是提高电路的高压安 全工作区域，从而给提高信息擦写的操作电压提供空间。但是如果通过引 入高压工艺或者引入高压器件的方法，工艺复杂度和工艺成本将增加不 少，产品性能改善带来的竞争力也会减弱。因此通过改善5伏PMOS器件 的源/漏PN结的击穿电压的方法更有吸引力。

发明内容

本发明所要解决的技术问题是提供一种SONOS工艺中5伏PMOS器件， 能提高5伏PMOS器件的击穿电压，从而能提高SONOS闪存的信息擦除和 写入的操作电压、提高操作速度、改善SONOS闪存的性能、减少SONOS 闪存的测试时间、节约测试成本。

为解决上述技术问题，本发明提供的SONOS工艺中5伏PMOS器件形 成于硅衬底上，有源区通过浅槽场氧隔离。所述PMOS器件包括：形成于 所述有源区上的栅极结构，形成于所述栅极结构两侧、所述有源区中的P 型源漏区、以及形成于所述栅极结构底部、所述P型源漏区中间的所述有 源区中的N型沟道区；其中，所述P型源漏区的在靠近所述浅槽场氧一侧 的结深要比靠近所述N型沟道区一侧的结深要深。

更优选择为，所述P型源漏区由自对准源漏区和非自对准源漏区组 成。所述自对准源漏区通过自对准工艺形成于所述N型沟道区边缘到所述 浅槽场氧边缘间。所述非自对准源漏区的形成区域通过光刻工艺定义，所 述非自对准源漏区的一侧和所述浅槽场氧边缘相邻接、所述非自对准源漏 区的另一侧和所述沟道区边缘相隔一横向距离；所述非自对准源漏区的结 深大于所述自对准源漏区的结深。所述非自对准源漏区通过P型离子注入 形成，所述非自对准源漏区的P型离子注入的工艺条件为：注入杂质为硼 或者二氟化硼、注入剂量为1e13cm^-2～5e14cm^-2、注入能量为20KeV～ 100KeV。

更优选择为，所述P型源漏区的靠近所述浅槽场氧一侧的结深为靠近 所述N型沟道区一侧的结深的1.1倍～2倍。

为解决上述技术问题，本发明提供的SONOS工艺中5伏PMOS器件的 制造方法，包括步骤：

步骤一、在硅衬底上形成浅槽场氧和有源区。

步骤二、在所述有源区中形成N型沟道区。

步骤三、在所述有源区上形成栅极结构。

步骤四、以所述栅极结构为掩膜在所述栅极结构两侧的所述有源区进 行第一P型离子注入形成自对准源漏区。

步骤五、用光刻工艺定义非自对准源漏区的形成区域，所述非自对准 源漏区的形成区域的一侧和所述浅槽场氧边缘相邻接、所述非自对准源漏 区的形成区域的另一侧和所述沟道区边缘相隔一横向距离；在所述非自对 准源漏区的形成区域内进行第二P型离子注入形成非自对准源漏区；形成 的所述非自对准源漏区的结深大于所述自对准源漏区的结深。

步骤五中所述非自对准源漏区的第二P型离子注入的工艺条件为：注 入杂质为硼或者二氟化硼、注入剂量为1e13cm^-2～5e14cm^-2、注入能量为 20KeV～100KeV。所述非自对准源漏区的结深为所述自对准源漏区的结深 的1.1倍～2倍。

本发明能改善了5伏PMOS器件源/漏PN结的形貌，从而提高了其PN 结的击穿电压。优化之后的5伏PMOS源/漏PN结击穿电压提高量大于1 伏特，相应的SONOS闪存的信息擦除和写入时的操作电压也能在原来的基 础上提高1伏，因此SONOS闪存的擦写速度能大大提高。在产品性能提高 的同时，SONOS闪存的测试时间也会减少，从而能节约了产品测试成本。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有SONOS工艺中5伏PMOS器件的结构示意图；

图2是本发明实施例SONOS工艺中5伏PMOS器件的制造方法中的结 构示意图；

图3是本发明实施例SONOS工艺中5伏PMOS器件的结构示意图；

图4是现有SONOS工艺中5伏PMOS器件和本发明实施例SONOS工艺 中5伏PMOS器件的结构比较示意图。

具体实施方式

如图3所示，是本发明实施例SONOS工艺中5伏PMOS器件的结构示 意图。本发明实施例SONOS工艺中5伏PMOS器件形成于硅衬底6上，所 述硅衬底6为N型硅衬底或在硅衬底上形成有一N阱；有源区通过浅沟槽 隔离(STI)即浅槽场氧2隔离。所述PMOS器件包括：

形成于所述有源区上的栅极结构，所述栅极结构包括栅氧化层5和多 晶硅栅极3，在所述栅极结构的侧壁还形成有栅极侧壁4。

形成于所述栅极结构两侧、所述有源区中的P型源漏区1、以及形成 于所述栅极结构底部、所述P型源漏区中间的所述有源区中的N型沟道区。 其中，所述P型源漏区1的在靠近所述浅槽场氧2一侧的结深要比靠近所 述N型沟道区一侧的结深要深，且所述P型源漏区1的靠近所述浅槽场氧 一侧的结深为靠近所述N型沟道区一侧的结深的1.1倍～2倍。其中，所 述P型源漏区1由自对准源漏区和非自对准源漏区组成。所述自对准源漏 区通过自对准工艺形成于所述N型沟道区边缘到所述浅槽场氧2边缘间。 所述非自对准源漏区的形成区域通过光刻工艺定义，所述非自对准源漏区 的一侧和所述浅槽场氧边缘相邻接、所述非自对准源漏区的另一侧和所述 沟道区边缘相隔一横向距离；所述非自对准源漏区的结深大于所述自对准 源漏区的结深。所述非自对准源漏区通过P型离子注入形成，所述非自对 准源漏区的P型离子注入的工艺条件为：注入杂质为硼或者二氟化硼、注 入剂量为1e13cm^-2～5e14cm^-2、注入能量为20KeV～100KeV。

图2是本发明实施例SONOS工艺中5伏PMOS器件的制造方法

本发明实施例SONOS工艺中5伏PMOS器件的制造方法，包括步骤：

步骤一、如图2所示，在硅衬底6上形成浅槽场氧2和有源区。所述 硅衬底6为N型硅衬底或在硅衬底上形成有一N阱。

步骤二、如图2所示，在所述有源区中形成N型沟道区。

步骤三、如图2所示，在所述有源区上形成栅极结构，所述栅极结构。 所述栅极结构包括栅氧化层5和多晶硅栅极3，在所述栅极结构的侧壁还 形成有栅极侧壁4。

步骤四、如图2所示，以所述栅极结构为掩膜在所述栅极结构两侧的 所述有源区进行第一P型离子注入形成自对准源漏区。所述自对准源漏区 能包括一以多晶硅栅3为掩膜的轻掺杂源漏区(LDD)和一以多晶硅栅3和 栅极侧壁4为掩膜的重掺杂源漏区。

步骤五、如图2、图3所示，用光刻工艺定义非自对准源漏区的形成 区域，其中在非自对准源漏区的形成区域的外部用光刻胶7保护起来。所 述非自对准源漏区的形成区域的一侧和所述浅槽场氧2边缘相邻接、所述 非自对准源漏区的形成区域的另一侧和所述沟道区边缘相隔一横向距离。 在所述非自对准源漏区的形成区域内进行第二P型离子注入形成非自对 准源漏区；形成的所述非自对准源漏区的结深大于所述自对准源漏区的结 深。其中，所述非自对准源漏区的第二P型离子注入的工艺条件为：注入 杂质为硼或者二氟化硼、注入剂量为1e13cm^-2～5e14cm^-2、注入能量为 20KeV～100KeV。所述非自对准源漏区的结深为所述自对准源漏区的结深 的1.1倍～2倍。

如图4所示，是现有SONOS工艺中5伏PMOS器件和本发明实施例 SONOS工艺中5伏PMOS器件的结构比较示意图。现有SONOS工艺中5伏 PMOS器件的源/漏PN结9会在所述浅槽场氧2一侧上翘，而本发明SONOS 工艺中5伏PMOS器件的源/漏PN结8则改善了现有技术中的上翘的形貌， 本发明通过加入所述非自对准源漏区，增加了所述P型源漏区靠近所述浅 槽场氧2处的结深，从而能够增加本发明SONOS工艺中5伏PMOS器件的 源/漏PN结8的击穿电压。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对 本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做 出许多变形和改进，这些也应视为本发明的保护范围。