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分布式控制系统时钟的高精度同步方法

摘要

本发明涉及一种分布式控制系统时钟的高精度同步方法,包括以下步骤:卡件首先以简单通讯方式通过分布式控制系统网络从主时钟设备获取相对低精度(由于网络延时和处理的离散性影响)的初始实时时间,此后时钟同步利用卡件内微处理器的输入捕获模块捕获主时钟高精度的整秒时刻周期产生的对时脉冲前沿时刻对应的本地时钟计数值,得到精确的时钟误差,再通过一种动态平滑修正的算法调节本地时钟速率,使本地时钟精确跟踪主时钟,并可以同时保证时钟的单调递增性,保证分布式控制系统事件时间顺序的无差错获取。卡件内微处理器还包括一输出比较模块,当主时钟故障时,输出比较模块产生代理输出对时脉冲,继续保持各卡件的本地时钟的高精度同步。

著录项

  • 公开/公告号CN102411344A

    专利类型发明专利

  • 公开/公告日2012-04-11

    原文格式PDF

  • 申请/专利权人 北京日立控制系统有限公司;

    申请/专利号CN201110174417.6

  • 发明设计人 陈智;张玉兰;马立杰;

    申请日2011-06-27

  • 分类号G05B19/418;

  • 代理机构

  • 代理人

  • 地址 100016 北京市朝阳区酒仙桥东路1号M7楼

  • 入库时间 2023-12-18 04:55:43

法律信息

  • 法律状态公告日

    法律状态信息

    法律状态

  • 2023-05-09

    专利权的转移 IPC(主分类):G05B19/418 专利号:ZL2011101744176 登记生效日:20230426 变更事项:专利权人 变更前权利人:北京日立控制系统有限公司 变更后权利人:中电六所智能系统有限公司 变更事项:地址 变更前权利人:100016 北京市朝阳区酒仙桥东路1号M7楼 变更后权利人:102209 北京市昌平区未来科学城南区鲁疃路5号

    专利申请权、专利权的转移

  • 2013-08-21

    授权

    授权

  • 2012-05-23

    实质审查的生效 IPC(主分类):G05B19/418 申请日:20110627

    实质审查的生效

  • 2012-04-11

    公开

    公开

说明书

技术领域

本发明涉及一种分布式控制系统时钟的高精度同步方法,尤其涉及一 种通过动态闭环控制方式调节多个卡件的时钟的高精度同步的方法。

背景技术

分布式控制系统目前已经广泛应用于各种工业过程控制领域,其分 布式的系统结构在提高系统可靠性的同时,也对各卡件之间的信息同步提 出了更高要求,时钟同步则是满足信息同步的基础。以时间顺序为主要特 征的信息记录是工业过程控制运行中操作、统计、分析和故障处理的重要 依据,高精度时钟为信息记录的准确性提高了重要保证。但是,时钟自身 的时钟源频率的精度、稳定度会使时钟产生误差,分布式控制系统网络通 讯延时、软件处理延时、以及这些延时的不确定性会对时钟同步的精度产 生影响。

现有一般的时钟同步方法如图1所示,该分布式控制系统100’包括分 布式控制系统网络1’、与分布式控制系统网络1’相连的主时钟模块2’以及 一端与分布式控制系统网络1’相连,另一端与主时钟模块相连的并列排列 的若干卡件3’。主时钟模块中的主时钟会在整秒时刻发出对时脉冲,卡件 3’通过软件对时处理对时钟修正采取误差直接消除(直接对时)方式,这 样很难达到微秒级以内的同步精度。或者采用专业芯片,而分布式控制系 统的分散配置需求决定了卡件数量较多,这样会造成成本提高。此外时钟 的时间单向性是保证分布式控制系统信息记录顺序准确可靠的基础,为此 需要合适的修正算法代替直接对时修正方法。

发明内容

针对现有技术的不足,本发明解决的技术问题是提供一种实现分布式 控制系统内多个卡件的时钟高精度同步的方法。

为解决上述技术问题,本发明的技术方案是这样实现的:一种分布式 控制系统的时钟同步方法,该分布式控制系统包括分布式控制系统网络、 与分布式控制系统网络相连的带主时钟的主时钟模块以及一端与分布式 控制系统网络相连,另一端与主时钟模块相连的并列排列的若干卡件,所 述方法包括以下步骤,1)卡件设有的本地时钟初始实时时间通过分布式 控制系统网络以通讯方式从主时钟获取;2)卡件设有微处理器,该微处 理器包括输入捕获模块用来捕获主时钟的对时脉冲信号,记录本地时钟记 数值,得到精确的时钟误差;3)使用动态闭环控制方式调节本地时钟频 率,使本地时钟精确跟踪主时钟。

进一步地,所述微处理器还包括一输出比较模块,当主时钟故障时, 输出比较模块产生代理输出对时脉冲,保持各卡件的本地时钟同步。

进一步地,输入捕获模块和输出比较模块的最大误差均可控制在一个 微处理器主频时钟脉冲周期之内。

进一步地,所述各卡件按照时间优先原则竞争代理权,整秒时刻最先 到达的卡件优先获得代理权,产生代理输出对时脉冲并屏蔽其它卡件产生 代理。

进一步地,所述代理输出对时脉冲的脉宽小于主时钟的对时脉冲的脉 宽。

进一步地,所述主时钟的对时脉冲恢复,代理输出对时脉冲退出。

进一步地,所述卡件内带有一个双向输入\输出电路,与主时钟的对时 脉冲连接。

进一步地,所述双向输入\输出电路是弱上拉集电极开路驱动输出,允 许同时多个输出驱动对时脉冲,构成线与关系。

与现有技术相比,本发明的有益效果是:通过动态闭环控制方式调节 本地时钟速率,使本地时钟精确跟踪主时钟,并可以同时保证时钟的单调 递增性,保证分布式控制系统事件时间顺序的无差错获取。

附图说明

图1所示为现有技术分布式控制系统时钟原理示意图;

图2为本发明的分布式控制系统时钟原理示意图;

图3为图2中双向输入\输出电路原理示意图;

图4为动态平滑修正的算法控制框图。

具体实施方式

以下将结合附图对本发明分布式控制系统的时钟同步控制方法进行 详细的描述。

如图2所示,本发明分布式控制系统100(DCS)包括分布式控制系 统网络1、与分布式控制系统网络1相连的主时钟模块2、以及一端与分 布式控制系统网络1相连,另一端与主时钟模块2相连的并列排列的若干 卡件3。卡件3内设有微处理器(未图示),该微处理器包括输入捕获模块 和输出比较模块,前者可用于精确捕获脉冲沿的发生时刻,后者可以精确 实现在指定时刻输出脉冲。两者的最大误差均可控制在一个微处理器主频 时钟脉冲周期之内。

主时钟模块2包括主时钟,每个卡件3包括与主时钟同步的本地时钟。 每个卡件3的本地时钟由秒整数计数器Ts和秒小数计数器Tf构成,Ts每 秒加1,Tf以卡件中的微处理器主频fM作为脉冲源,每计满1秒清零1次, 在不考虑fM误差时,Tf计数器每计满Nf=fM时清零,Nf称为清零预值。 卡件3首先通过分布式控制系统网络1从主时钟获取初始实时时钟报文, 并加以适当的网络延时等补偿后赋值给本地时钟开始运行。由于同步精度 主要由后续步骤的对时脉冲保证,这里可以简单的用网络通讯周期作为网 络延时补偿;也可通过向主时钟发送请求帧开始,到接收到应答帧为止的 本地时钟间隔的一半作为网络延时补偿。由此可以得到报文时钟误差,当 报文时钟误差较大时(>=±0.5s,这种情况通常只会在时钟初次同步时发 生),将采取直接对时的方法修正本地时钟,同时系统给出时钟修正记录 提示本地时间存在跳变。当本地时钟与主时钟之间的报文时钟误差较小时 (<±0.5s,正常状态下),不根据报文时钟误差修正本地时钟。

如图3所示,主时钟每个整秒时刻发送一个对时脉冲,其脉冲宽度定 义为TB,脉冲形式为弱上拉集电极开路驱动输出(OC),其下降沿对应整 秒时刻。卡件3内带有一个双向输入\输出(I/O)电路,该双向输入\输出 电路与输出比较模块及输入捕获模块相连。卡件3的双向输入\输出电路是 弱上拉集电极开路驱动输出(OC),所以允许同时多个输出驱动对时脉冲, 构成线与关系。其中,双向输入\输出电路与对时脉冲连接,正常情况下输 出比较模块不工作,其输出为低电平,输出三极管Q1截止,不影响对时 脉冲的电平。对时脉冲经电平变换回路(三极管Q2)反向后送微处理器 的输入捕获模块。

输入捕获模块的脉冲计数器与秒小数计数器Tf共用同一个微处理器 计数器,当输入捕获模块的边沿检测电路检测到对时脉冲上升沿(因Q2 的反向作用使下降沿变换为上升沿),立刻记录当前的Tf计数值N0。因为 整秒时刻应该对应计数值为0,因此可以得到i秒时刻本地时钟与主时钟的 误差(以Tf计数器的脉冲数为单位)为:

ΔN(i)=0-N0(i)=-N0(i)    N0(i)<Nf(i-1)/2时

或ΔN(i)=Nf(i-1)-N0(i)    N0(i)>=Nf(i-1)/2时

误差修正是通过一个带速度型PI调节器闭环控制算法实现的,即一种动 态闭环控制算法,其控制对象为本地时钟,控制对象模型为一阶积分环节, 如图4所示。该算法的目的是实现一种动态平滑修正算法保证本地时钟单 向稳定运行,防止出现时钟跳变。其工作原理是:误差ΔN(i)经过速度型 PI调节器调节计算后,输出需要修正的脉冲数ΔNf(i),然后用ΔNf(i)来修 正第i秒的清零预值Nf(i),即修正后Nf(i)=fM-ΔNf(i),表示第i秒包含 的Nf(i)个计数值。较小的Nf(i)对应较短的秒间隔,反之较大的Nf(i)对应 较长的秒间隔,相当于调节了本地时钟的快慢,实现时钟修正。读取时钟 时,首先读取Tf计数器当前值NL(i),则秒小数部分可按后式换算得到: NL(i)/Nf(i)。通过动态闭环控制方式调节本地时钟速率,使本地时钟精确 跟踪主时钟,并可以同时保证时钟的单调递增性,保证分布式控制系统事 件时间顺序的无差错获取。

卡件3的微处理器还配置有一个对时脉冲超时计数器,当对时脉冲超 时计数器溢出时,表示对时脉冲丢失,此时卡件3将启动输出比较模块在 本地时钟整秒时刻代理主时钟输出对时脉冲,继续维持各卡件3的时钟同 步。各卡件3是按照时间优先原则竞争代理权的,即整秒时刻最先到达的 卡件3优先获得代理权,并通过对时脉冲屏蔽其他卡件3产生代理。此时 时钟调节器停止工作并输出ΔNf(i)保持不变,即保持最后一次的清零预值 Nf(i)=fM-ΔNf(i)不变,以该卡件3的本地时钟代替主时钟。设定输出比 较模块,使之在Tf计数器清零时刻输出高电平,驱动三极管Q1饱和导通, 变换电平并反向,产生代理对时脉冲的下降沿。然后再设定输出比较模块, 使保持规定的脉冲宽度延时后(可以规定为TB/2)输出低电平,三极管 Q1截止,完成一次对时脉冲代理输出。在代理输出对时脉冲(即输出比 较模块输出高电平)期间,禁止输入捕获模块,输出比较模块输出低电平 时,使能输入捕获模块。

任何时候输入捕获模块捕获到对时脉冲,都使超时计数器清零,因此 Tf计数器清零时刻稍早的卡件3将优先获取对时脉冲代理权,Tf计数器清 零时刻稍后的卡件3由于超时计数器被清零而禁止产生代理。如果在对时 脉冲代理期间,主时钟的对时脉冲恢复正常,因为规定主时钟的脉冲宽度 大于代理的脉冲宽度,如果代理输出对时脉冲结束后检测输入捕获模块的 输入仍为高电平,即可判断存在主时钟或其他卡件3对时脉冲输出,清零 超时计数器禁止本卡件3代理。

对于本领域技术人员而言,显然本发明不限于上述示范性实施例 的细节,而且在不背离本发明的精神或基本特征的情况下,能够以其 他的具体形式实现本发明。因此,无论从哪一点来看,均应将实施例 看作是示范性的,而且是非限制性的,本发明的范围由所附权利要求 而不是上述说明限定,因此旨在将落在权利要求的等同要件的含义和 范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标 记视为限制所涉及的权利要求。

此外,应当理解,虽然本说明书按照实施方式加以描述,但并非 每个实施方式仅包含一个独立的技术方案,说明书的这种叙述方式仅 仅是为清楚起见,本领域技术人员应当将说明书作为一个整体,各实 施例中的技术方案也可以经适当组合,形成本领域技术人员可以理解 的其他实施方式。

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