一种基于数字延迟锁相环的数字脉宽调制器

摘要

本发明公开了一种基于数字延迟锁相环的数字脉宽调制器，包括分频电路、DLL振荡环电路、清零信号产生电路和PWM输出逻辑电路，DLL振荡环利用输入高频时钟信号f

说明书

技术领域

本发明涉及数字控制开关电源的数字脉宽调制电路(DPWM)，尤其是应用于 输出电压实时可调的数字控制开关电源电路中的一种基于数字延迟锁相环的数 字脉宽调制器，属于集成电路设计的电子技术领域。

背景技术

采用数字反馈控制的开关电源，可以显着提高系统的性能，数字控制方法灵 活多变，可实现复杂控制算法，且对外部条件变化的敏感度较低。因此数字控制 开关电源越来越多的应用到SoC系统中，提供品质优良的电源电压，这也反过 来对电源提出了更高的要求。

要求电源纹波越来越小，意味着控制环路中量化器的量化精度越来越高，即 量化器具有高分辨率。并且为了消除数字控制环路中特有的由于量化分辨率不匹 配带来的输出极限环振荡，也要求DPWM量化器具有高分辨率。另外，SoC系 统中常常采用动态电压调制(DVS，Dynamic Voltage Scale)技术，能够根据不同 的负载情况，改变所需的电源电压和工作频率值，从而降低系统总的功耗。而对 于开关电源来讲，即为能够根据外部控制命令即时的转换输出电压值的大小。这 对电源的瞬时响应速度也提出了较高的要求。

现有的数字脉宽调制器方案中，高分辨率的要求往往会导致电路面积或时钟 工作频率过高，通常采用计数比较-延迟线混合结构的DPWM，在电路面积和时 钟频率之间进行折中。混合型DPWM电路是将需要调制的占空比命令信号分为 粗调部分和精调部分，共同作用于输出端的RS触发器，控制最终的占空比信号 的大小。但是当工艺和环境条件变化时，混合型的DPWM的调节震荡频率漂移 和调节非线性都是其致命的缺点，此时引入了延迟锁相环(DLL)DPWM，该种结 构的DPWM解决了输出频率漂移的缺点，同时使得PWM的调节线性度得到了 很大程度上的提高，这也就在很大的程度上提升了系统的性能指标，DLL DPWM 分为两种类型：模拟DLL DPWM和数字DLL DPWM，本设计中采用后者，数字 DLL DPWM相对于模拟DLL DPWM最大的优点在于调节灵活，可以轻易的采 取复杂的算法来达到更好的性能，另外还有容易更新维护、寿命长等一些列优点， 原有的数字DLL DPWM中的可编程逻辑单元采用的电路结构会使得芯片的面积 很大，难以满足现实应用的要求，此设计中采用了精简型的可编程延迟单元电路 模型，减小了系统面积，节省了系统开发的成本。

发明内容

本发明提供了一种基于数字延迟锁相环的数字脉宽调制器，在保持原有数字 DLL DPWM方案中无频率漂移、好的线性度等优点的基础上，采用精简的可编 程延迟单元结构，解决了所需面积过大的问题。

本发明采用的技术方案为：一种基于数字延迟锁相环的数字脉宽调制器，包 括分频电路、DLL振荡环电路、清零信号产生电路和PWM输出逻辑电路，其特 征是：

分频电路包括计数器和比较器，计数器的时钟信号输入端与系统时钟相连、 计数器的复位信号输入端与系统复位信号相连，计数器的输出与比较器的一个输 入端连接，比较器的另一个输入端接地；

清零信号产生电路包括比较器、选择器和一个二输入与门，比较器的一个输 入端连接分频电路中计数器的输出，比较器的另一个输入端连接输入占空比命令 信号的高位，选择器的控制信号输入端连接输入占空比命令信号的低位，系统时 钟连接选择器的其中一个选择信号输入端，比较器及选择器的输出分别连接二输 入与门的两个输入端；

PWM输出逻辑电路包括一个D触发器和一个二输入与门，D触发器的时钟 端连接分频电路中比较器的输出端，D触发器的复位端连接二输入与门的输出 端，D触发器的D输入端连接电源VDD，二输入与门的两个输入端分别连接系 统复位信号及清零信号产生电路中二输入与门的输出端，D触发器的输出端为 PWM输出逻辑电路的输出，即是系统的可调脉宽波形输出；

DLL振荡环电路包括控制电路、振荡电路和清零电路，其中：

控制电路包括D触发器、误差处理电路、控制信号输出逻辑、比较器和计 数器，D触发器的数据输入端口与系统时钟相连，D触发器的输出与误差处理 电路的误差输入端相连，误差处理电路的使能端与比较器的输出以及计数器的使 能端连接在一起，误差处理电路的两个命令信号输出与控制信号输出逻辑连接， 计数器的时钟输入端与系统时钟相连，计数器的输出与比较器的一个输入端连 接，比较器的另一个输入端连接二进制码“11111”；

振荡电路由多级PDU首尾相连组成，即前一级PDU的输出连接后一级PDU 的输入，最后一级PDU的输出连接控制电路中D触发器的时钟信号输入端口，其 余各级PDU的输出分别连接清零信号产生电路中选择器的各选择信号输入端， PDU的级数确定规则是：假设输入占空比命令信号宽度为m，分频电路中计数器 的位数为n，那么PDU的级数为2^(m-n)，并且与控制电路中控制信号输出逻辑的 输出端数量一致并对应，各级PDU内均设有延迟线电路、延迟信号选择器和D触 发器，结构相同：延迟线电路的多路输出与延迟信号选择器的信号输入端口对应 连接，延迟信号选择电路的控制信号输入端口与控制电路中控制信号输出逻辑的 相应输出相连，延迟信号选择电路的输出与D触发器的时钟端口相连，除首级 PDU中的延迟线电路的输入与系统时钟相连外，以后各级PDU中的延迟线电路 的输入均与前一级PDU中的D触发器的输出连接，各级PDU中的D触发器的输出 端即是本级PDU的输出端；

清零电路设有与振荡电路中PDU个数相等的二输入或门，所有二输入或门 的一个输入端都连接系统复位信号，所有二输入或门的另外一个输入端分别对应 连接振荡电路中各级PDU的输出端，所有二输入或门的输出连接到对应的PDU 中D触发器的清零端。

本发明的优点及有益成果：本发明DLL振荡环利用输入高频时钟信号f_s触发 振荡环震荡输出2^(m-n)路信号送入清零信号产生电路，清零信号产生电路结合输 入的f_s和mbits的占空比命令信号产生脉冲信号PWM_clr，在后级的PWM输出逻辑 电路作用下产生PWM信号作为系统的输出。其中DLL振荡环电路利用可编程延 迟单元对输入信号进行实时的追踪，达到在不同工艺角、不同工作环境下都能输 出非常好的脉宽调制波形的效果，本发明在很大程度上减少了芯片所需的面积， 节省了芯片开发的成本。与常规的数字DLL DPWM电路方案相比，在解决了频 率漂移和PWM调节非线性问题的基础上，同时在很大程度上减小了系统所需的 面积。

1)、系统所需面积小；

2)、没有频率漂移现象；

3)、PWM调节线性度非常好；

4)、电路结构简单，由标准门电路组成，易于实现且制备工艺简单。

附图说明

图1是现有的基于数字延迟锁相技术的数字脉宽调制电路结构框图；

图2是现有的基于数字延迟锁相技术的数字脉宽调制电路关键信号时序图；

图3是现有的基于数字延迟锁相技术的数字脉宽调制电路可编程延迟单元 原理图；

图4是本发明的电路结构框图；

图5是本发明的关键信号时序图；

图6是本发明的DLL振荡环清零电路电路图；

图7是本发明的DLL振荡环可编程延迟单元电路图。

具体实施方式

参看图4，本发明基于数字延迟锁相环的数字脉宽调制器，包括分频电路1、 DLL振荡环电路2、清零信号产生电路3和PWM输出逻辑电路4，现有技术也 包含这4部分。

分频电路1包括计数器11和比较器12，计数器11的时钟信号输入端与系 统时钟相连、计数器11的复位信号输入端与系统复位信号相连，计数器11的输 出与比较器12的一个输入端连接，比较器12的另一个输入端接地；

清零信号产生电路3包括比较器31、选择器32和一个二输入与门33，比较 器31的一个输入端连接分频电路1中计数器11的输出，比较器31的另一个输 入端连接输入占空比命令信号的高位nMSB，选择器的控制信号输入端连接输入 占空比命令信号的低位(m-n)LSB，系统时钟连接选择器32的其中一个选择信号 输入端，比较器31及选择器32的输出分别连接二输入与门33的两个输入端；

PWM输出逻辑电路4包括一个D触发器41和一个二输入与门42，D触发 器41的时钟端连接分频电路1中比较器12的输出端，D触发器41的复位端连 接二输入与门42的输出端，D触发器41的D输入端连接电源VDD，二输入与 门42的两个输入端分别连接系统复位信号及清零信号产生电路3中二输入与门 33的输出端，D触发器41的输出端Q为PWM输出逻辑电路4的输出，即是系 统的可调脉宽波形输出；

DLL振荡环电路2包括控制电路21、振荡电路22和清零电路23，其中：

控制电路21包括D触发器210、误差处理电路211、控制信号输出逻辑212、 比较器213和计数器214，D触发器210的数据输入端口与系统时钟相连，D 触发器210的输出Q与误差处理电路211的误差输入端相连，误差处理电路211 的使能端与比较器213的输出以及计数器214的使能端连接在一起，误差处理电 路211的两个命令信号输出L、R与控制信号输出逻辑212连接，计数器214的 时钟输入端与系统时钟相连，计数器214的输出与比较器213的一个输入端A 连接，比较器的另一个输入端B连接二进制码“11111”；

振荡电路22由多级(220…227)PDU首尾相连，即前一级PDU的输出连接 后一级PDU的输入(如PDU226的延迟线电路输入和PDU227的输出相连， PDU225的延迟线电路输入和PDU226的输出相连)，最后一级PDU 220的输出 连接控制电路21中D触发器210的时钟信号输入端口，其余各级PDU的输出分 别连接清零信号产生电路3中选择器32的各选择信号输入端，PDU的级数确定 规则是：假设输入占空比命令信号宽度为m，分频电路中计数器的位数为n，那 么PDU的级数为2^(m-n)，并且与控制电路1中控制信号输出逻辑212的输出端数 量一致并对应，各级PDU内均设有延迟线电路、延迟信号选择器和D触发器，结 构相同，以PDU227为例，包括延迟线电路2272、延迟信号选择器2271和D触 发器2270：延迟线电路2272的多路输出与延迟信号选择器2271的信号输入端 口对应连接，延迟信号选择电路2271的控制信号输入端口与控制电路1中控制 信号输出逻辑212的相应输出相连，延迟信号选择电路2271的输出与D触发器 2270的时钟端口相连，除首级PDU227中的延迟线电路2272的输入与系统时钟 相连外，以后各级PDU中的延迟线电路的输入均与前一级PDU中的D触发器的输 出连接，各级PDU中的D触发器的输出端即是本级PDU的输出端。

清零电路23设有与振荡电路22中PDU个数相等的二输入或门230…237， 所有二输入或门的一个输入端端都连接系统复位信号，所有二输入或门的另外一 个输入端分别对应连接振荡电路22中各级PDU的输出端，所有二输入或门的输 出连接到对应的PDU中D触发器的清零端(如二输入或门237的输出连接到对 应的PDU 227中D触发器2270的清零端)。

下面结合附图及实例对本发明的电路结构、工作原理及过程作进一步说明。

图1是现有的基于数字延迟锁相技术的数字脉宽调制器原理框图。可以看出 现有的设计电路也包含4个逻辑部分：分频电路、DLL振荡电路、清零信号产生 电路和输出逻辑电路。

图2是现有的基于数字延迟锁相技术的数字脉宽调制器的时序图，从图中可 以看出现有的设计的时序和绝大部分DPWM的时序相同，分为粗调和细调两个 部分，用计数器实现细调，用延迟线实现粗调。

图4是本发明的系统框图。这里以9bits分辨率，开关频率为100KHZ的 DPWM为例，具体的参数分配如表1所示，根据此参数的分配，可以得出分频 电路1中计数器11使用6bits的计数器、比较器12使用6bits的比较器，系统时 钟的频率是6.4MHZ；清零信号产生电路3中的比较器31采用6bits的比较器、 选择器32采用8选1选择器；DLL振荡环电路2需要8个PDU。

表1系统指标分配

  开关频率   100KHZ   系统输入时钟   32MHZ   分辨率   9bits   计数器位数   6bits   振荡环输出   3bits   计数时钟   6.4MHZ   可编程延迟单元个数   8

系统时钟作为6bits计数器的计数时钟，计数器11输出的6bits数字量与占 空比命令的高6bits进行比较，如果相等就输出一个高电平的脉冲信号；DLL振 荡环输出7路振荡信号，此7路信号和系统时钟一起作为清零信号产生电路中8 选1选择器32的选择信号输入，根据占空比命令信号的低3bits选择一个信号， 此信号和上述的高电平脉冲信号相与，得到PWM的清零信号PWM_clr，PWM_clr 和复位信号reset进行相与作为PWM输出逻辑电路中D触发器的复位信号，这 样就实现了PWM占空比的调节功能。如上所述，该系统分成了两个部分：分辨 率的细调和粗调，细调是通过计数器11实现的，粗调是通过数字DLL振荡环电 路实现的，本发明的时序如图5所示。本发明最大的创新地方在于设计全数字 DLL振荡环电路中振荡电路中的可编程延迟单元(Programmable Delay Unit， PDU)(即PDU 220…227)的结构。

DLL振荡环是基于延迟锁定技术实现的，工作原理是：系统时钟信号作为DLL 振荡环中振荡电路的起振信号，系统时钟的上升沿使得第一个可编程延迟单元输 出Q1为高，经过一段时间延迟之后Q1致使第二个可编程延迟单元的输出Q2 为高，Q2反过来作为清零信号使得Q1为低，Q2经过一段时间延迟之后致使第 三个可编程延迟单元的输出Q3为高，Q3又反过来使得Q2为低，如此流水工作 直到第八个可编程延迟单元的输出Q8为高，此高电平一直维持到下一个振荡周 期Q1重新变成高，经过上面的步骤之后，振荡电路完成了一次振荡。所述的后 一级输出反过来清零前一级输出功能的实现是通过一系列二输入或门实现的，二 输入或门的一个输入端口与系统复位信号reset相连，另一输入端口与相应可编 程延迟单元的输出相连，清零电路如图6所示。

上面所述的振荡环结构在某种情况下是可以工作的，此情况就是工作的环境、 制造的工艺、同一工艺下的工艺角都满足设计之初的仿真要求，但是这种理想情 况在实际当中是不可能实现的，这样就导致了振荡环的不能正常工作。不能正常 工作分为两种情况：1.振荡环可以振荡，但是不能达到好的线性度。2.振荡环 不能振荡。下面就详细的分析这两种工作情况：1.振荡环可以振荡的情况，当 芯片的制造工艺和环境工作温度使得芯片可编程延迟单元的延迟时间变小的时 候，Q8的上升沿没有延迟到下一个振荡周期，这样下一个振荡周期就可以顺利 的起振，但是振荡环的输出结果非常不好，不好的表现就是输出的7个振荡脉冲 包括系统时钟在内的8个信号之间的相位差非线性严重，造成的后果就是理想的 PWM占空比会和实际的占空比相差很大，严重的影响了系统的性能。2.振荡环 不能振荡的情况，如果Q8信号的上升沿延迟到了下一个振荡周期，那么造成的 后果就是下一个振荡周期的Q1无法正常的拉高，中断了振荡环的工作。

综上所述，在设计振荡环的时候需要考虑两个问题：1.必须保证振荡环可 以起振。2.必须要对每个可编程延迟单元的延迟进行实时的调整，让振荡环去 适应工艺、环境等因数的变化，最后输出接近理想的振荡信号。要想满足上面两 个要求采用如下的方法：初始情况下，充分考虑环境和工艺的影响下，设置8 个可编程延迟单元的延迟值总和不会超过一个系统周期，此例化设计中，系统时 钟是6.4MHZ，那么就要保证，在初始情况下8个延迟单元的延迟值总和不会超 过156.25ns(1000/6.4)。这样就保证了振荡环的起振，之后利用反馈控制的方 法，快速精细的调节可编程延迟单元的总延迟值，用最短的时间，最好的精度达 到所需要的状态，这里所说的所需要的状态是指Q8上升沿正好和下一个系统时 钟的上升沿吻合。

现在要解决的问题就是如何以最快的速度并且用最好的精度来实现数字锁 相(DLL)的功能，在说明详细的做法之前需要明确一个概念：可编程延迟单元， 本设计中的可编程延迟单元如图7所示，输入信号经过一个延迟线电路，延迟线 电路的最小延迟和最大延迟的确定是在考虑不同的工艺和充分考虑环境因素的 前提下确定的，本发明的验证是基于charter 180nm CMOS工艺，延迟线中延迟 单元的个数为59(2272中延迟单元的个数，为一个范例)，在此延迟线中间引出 16个输出端口(指2272的输出端口，16个输出端口是必要条件)，此16路端口 相对于输入信号分别延迟了29，31，33，35，37，39，41，43，45，47，49， 51，53，55，57和59个延迟单元(这里的数据为一个范例，总共有16个)，这 16路输出是16选1选择器2271的输入，根据选择端的数字量sel[3..0]来选择 相对应的延迟信号输，此设计中就是通过控制电路输出控制信号来控制16选1 选择器2271的选择信号来调节可编程延迟单元的延迟时间的。现有技术可编程 延迟单元是通过一些列或非门实现的如图3所示，同时每个通道都是独立的，这 样造成的问题就是在要求延迟很大的时候，这种型式的可编程延迟单元就需要大 量的逻辑门，就本设计而言，现有技术的可编程延迟单元所需二输入或非门的个 数是：2*(15+14+13+…+1)+16＝136个，4输入或非门的个数为16个，同时还需 要一个16输入的或非门，这样随着延迟时间或者可选择信号范围增大，逻辑门 的数量会增加的很快。本设计的可编程延迟单元是通过一个延迟线来实现的，延 迟线的最大延迟相当于现有发明中可编程延迟单元中的最大延迟，除了最大延迟 值之外的其他的延迟值选择可以从延迟线中引出，这样就很大程度上减少了延 迟单元的个数，本设计所需的逻辑单元个数只有32个，再加上一个16选1的选 择器2271就可以实现该有的功能，逻辑门(230…237)的数量减少了80％。

DLL控制算法如下：Q8的上升沿作为采样信号，采样系统时钟信号的电平， 如果采样到低电平，说明可编程延迟单元的总延迟时间不够，需要加大总延迟， 如果采样到高电平，说明可编程延迟单元的总延迟时间过大，需要减小总延迟。 在本设计中，有8个可编程延迟单元(220…227)，每个可编程延迟单元中延迟 信号选择器的输入有16个，因此，每个PDU的延迟时间控制端口需要4bits， 那么控制模块就需要输出32bits(8*4bits)的控制字，8个可编程延迟单元的延 迟控制端和32bits的控制字的连接如表3所示，这里表3是表2的特例。

表2可编程延迟单元延迟控制端和control_reg的连接方式

表38个可编程延迟单元延迟控制端和控制字的连接方式

  sel1   control_reg[0，15，16，31]   sel2   control_reg[1，14，17，30]   sel3   contro1_reg[2，13，18，29]   sel4   contro1_reg[3，12，19，28]   sel5   contro1_reg[4，11，20，27]   sel6   contro1_reg[5，10，21，26]   sel7   contro1_reg[6，9，22，25]   sel8   contro1_reg[7，8，23，24]

本设计中采用移位寄存器的方法来实现所需要的控制，具体做法是： control_reg初始化值是32’b1000_0000_0000_0000_0000_0000_0000_0000，当 需要增大延迟时，control_reg算术右移一位，这样就增大了控制字‘1’的数目， 也就相应的增大了可编程延迟单元的总延迟；当需要减小延迟时，control_reg算 术左移一位，这样就减少了control_reg中的‘1’的数目，也就相应的减小了可 编程延迟单元的总延迟。