一种MOS晶体管局部应力的引入技术

摘要

一种MOS晶体管局部应力的引入技术，属于半导体器件领域，尤其涉及关于在MOS晶体管栅极下面的沟道区引入局部应力的新技术。它的特征是先将在侧墙形成工艺步骤之后的MOS器件的栅极和侧墙用氮化硅薄膜覆盖，然后在MOS器件的源漏区上方区域淀积多晶硅，采用湿氧氧化法将多晶硅氧化成二氧化硅，在氧化过程中，体积膨胀，从而在MOS器件的沟道区引入应力。本发明工艺简单，与传统的MOS工艺兼容，成本较低，不仅适用于90纳米工艺节点以下的小尺寸器件，还可以推至0.13微米以上的较大尺寸的器件。

说明书

技术领域

本发明属于半导体器件领域，尤其涉及关于在金属氧化物半导体 (MOS)晶体管栅极下面的沟道区引入局部应力的新技术。

背景技术

半导体集成电路自诞生以来，一直按照摩尔定律飞速的发展，器 件的特征尺寸已经进入到纳米数量级，随之而来的短沟道效应限制了 器件性能的进一步提高。采用应变硅技术可以通过提高半导体器件的 载流子迁移率来提高器件的电流驱动能力，而且与现有的工艺技术有 良好的兼容性。

在应变硅技术中，MOS晶体管(有时叫MOS管或MOS器件) 沟道区的张应力能够提升电子的迁移率，压应力能够提升空穴的迁移 率。一般而言，在N型金属氧化物半导体场效应管(NMOSFET，也 叫NMOS)的沟道区引入张应力来提升NMOS器件的性能，在P型 金属氧化物半导体场效应管(PMOSFET，也叫PMOS)的沟道区引 入压应力来提升PMOS器件的性能。

目前，已经报道了多种应力引入技术，从工艺角度来讲，应变硅 技术主要分为衬底诱生应变和工艺诱生应变。衬底诱生应变，是指从 半导体器件的衬底引入双轴应变到沟道区域，如应变弛豫缓冲层结构 (Strained Relaxed Buffer，缩写为SRB)、绝缘层上的锗硅(SiGe On  Insulator，缩写为SGOI)和绝缘层上的应变硅(Strained Silicon On  Insulator，缩写为SSOI)等。工艺诱生应变，一般是单轴应变，是指 在半导体器件制作的工艺流程中自然而然的引入应力到沟道区域，如 浅槽隔离(Shallow Trench Isolation，缩写为STI)、刻蚀停止阻挡层 (Contact Etch Stop Liners，缩写为CESL)和锗硅源漏(SiGe S/D) 等。一般而言，在应变硅技术中，采用的应力源主要来自于薄膜淀积 过程中产生的本征应力，如CESL，材料之间因热膨胀系数的差异引 入的热失配应力，如STI，材料层之间晶格参数的差异引入的晶格失 配应力，如SiGe S/D，工艺过程中材料体积的改变，如Si氧化变成 SiO₂体积膨胀了2.2倍。衬底诱生应变技术，往往会因SiGe层较低 的热导率，产生自热效应，导致Ge发生扩散，使得由衬底引入到沟 道区的应变产生应力弛豫现象，影响器件性能的稳定。相比衬底诱生 应变技术而言，工艺诱生应变技术与现有的互补金属氧化物半导体晶 体管(Complementary Metal Oxide Semiconductor Transistor，缩写为 CMOS)工艺技术具有良好的兼容性，且制造方法简单，成本较低， 受到业界的广泛青睐。

但是目前的工艺诱生应变技术仍然存在一些不足，如工艺过程中 因材料体积的改变而在器件中引入的应力容易在器件中引入缺陷等 问题，对器件性能产生负面影响，这往往不是器件制作所需要的。

发明内容

本发明的目的是为了解决上述所存在的不足之处，提供一种通过 工艺过程中材料体积的改变来引入应力到MOS器件的沟道区，使之 形成应变硅MOS器件。

本发明提供的MOS晶体管局部应力的引入技术，它主要是通过 在多晶硅氧化过程中体积的膨胀来引入应力的。与现有的工艺诱生应 变技术相比，本发明采用的新的应力引入技术只需通过湿氧氧化工艺 即可实现，工艺简单，易于控制，成本较低，与传统的MOS工艺兼 容，增加了工艺诱生应变技术的多样性，同时也提高了应变硅器件设 计的灵活性。

本发明涉及的新的局部应力的引入技术的MOS器件结构剖面图 如附图1所示：该MOS器件包括有半导体衬底10，阱区12，浅槽 隔离区14，源漏(S/D)区16，源漏区上方区域18，栅氧化层20， 多晶硅栅22，侧墙24，氮化硅覆盖保护层26，MOS器件沟道区30， 二氧化硅图形窗口32。

与现有的工艺诱生应变技术相比，本发明提供按照传统MOS工 艺：衬底的制备，阱区的形成，浅槽隔离工艺，多晶硅栅结构工艺， 轻掺杂注入工艺，侧墙形成工艺制作形成了以二氧化硅(SiO₂)作为 侧墙的MOS器件。在侧墙形成之后，本发明局部应力引入的关键步 骤如下：在侧墙和多晶硅栅的掩模作用下，通过离子注入工艺注入杂 质离子如磷或砷形成MOS器件的源漏(S/D)区域(16)，暂不做退火 处理；采用化学气相淀积工艺(CVD)淀积一薄层厚度可取十几纳米 ～几十微米的氮化硅(SiN)薄膜覆盖多晶硅栅和侧墙形成氮化硅覆盖 保护层26，来阻止多晶硅栅在后续湿氧氧化工艺中发生氧化；在MOS 器件的源漏(S/D)区上方区域18，淀积一层厚度可取几十纳米～几百 微米的多晶硅；湿氧氧化(氧化温度可取850℃～1100℃，压强可取 1～3atm)S/D区上方区域18的多晶硅，使之变为二氧化硅，从而通 过多晶硅在氧化过程中体积的膨胀引入局部应力到MOS器件的沟道 区，形成应变硅沟道30，接下来通过局部互连等传统的工艺步骤完成 整个器件的制作。

作为可选的技术方案，所述MOS器件的侧墙既可以采用二氧化 硅(SiO₂)材料，也可以采用SiN材料。当侧墙为SiN材料时，只需 要在多晶硅栅上面淀积SiN薄膜25，来阻止在后续湿氧氧化工艺中多 晶硅栅发生氧化。

作为可选的技术方案，在MOS器件S/D区上方区域淀积多晶硅 时可以先对源漏区(S/D)刻蚀一个小的凹槽来引入更大的应力，凹 槽的深度在5～50nm，再淀积一层厚度可取几十纳米～几百微米多晶硅 材料，且淀积的多晶硅可以用多孔硅，或非晶硅，或α-Si，或无定形 硅来代替。

作为可选的技术方案，为了缩短所述湿氧氧化工艺的时间，可以 在湿氧氧化工艺之前，在覆盖了多晶硅栅和侧墙的光刻胶的掩模作用 下，通过离子注入工艺预先注入氧原子到在S/D区上方区域18淀积 的多晶硅或多孔硅中。

作为可选的技术方案，所述S/D区上方区域18的多晶硅上面， 可以淀积具有图形的二氧化硅(SiO₂)32，来抑制多晶硅或多孔硅在氧 化过程中在栅高方向的膨胀，从而获得更大的应力。

本发明的应力引入的原理为硅在氧化过程中体积的膨胀。在源漏 区上方区域18淀积的多晶硅在氧化过程中体积膨胀了2.2倍，通过 器件的源漏16区域对器件的沟道区产生力的作用，引入应力形成应 变硅沟道30；因氧化工艺本身是高温工艺，故在氧化的同时对源漏 区进行了离子注入后的退火处理，修复了在离子注入工艺中产生的晶 格损伤，记忆了氧化过程中在沟道引入的部分应力。由于本发明在应 力引入的同时具有应力记忆的作用，故可以减少在后续局部互连工艺 过程中因二氧化硅的刻蚀导致的应力弛豫。

由上述可见，本发明提供的MOS晶体管局部应力引入技术，不 仅通过多晶硅或多孔硅的氧化膨胀在沟道区引入了应力，而且还通过 氧化过程的高温退火工艺记忆了部分应力。

附图说明

图1和图2是本发明的两个实施例的剖面图。图1是采用SiO₂做栅侧墙材料，SiN薄膜做覆盖保护层的MOS器件剖面图。图2是 用SiN做侧墙材料的MOS器件剖面图。

下表是本发明的对照图1和图2注序号的含义说明。

  序号   含义说明   序号   含义说明   10   N型硅衬底   23   二氧化硅薄层   12   P型阱区   24   二氧化硅侧墙   14   浅槽隔离区   25   氮化硅薄膜   16   源漏区   26   氮化硅覆盖保护层   18   源漏区上方区域   28   NMOSFET   20   栅氧化层   30   器件沟道区域   21   氮化硅侧墙   32   二氧化硅图形   22   多晶硅栅

图3是本发明结合实施例在沟道区引入应力的仿真结果。曲线A、 B和C分别是按照实施例1，实施例2和实施例3的方法，在沟道区 引入应力的仿真结果。图中还标出了在器件沟道区引入的平均应力的 大小。

具体实施方式

结合附图，通过下面三个实施例进一步说明本发明。

实施例1，附图1a是本发明提供的一个栅长为90nm的NMOS 器件结构的剖面图。本发明按照传统的MOS器件制造工艺：衬底的 制备，阱区的形成，浅槽隔离工艺，多晶硅栅结构工艺，轻掺杂注入 工艺，侧墙形成工艺制作形成了以二氧化硅(SiO₂)作为侧墙24的 MOS器件，然后在多晶硅栅22和SiO₂侧墙24的掩模下，通过离子 注入工艺注入剂量为5×15cm^-2杂质离子砷，形成源漏区域16，暂不 做退火处理，然后采用化学气相淀积(CVD)工艺，淀积厚度为60nm 的氮化硅(SiN)薄膜，并刻蚀形成覆盖多晶硅栅22和SiO₂侧墙24 的氮化硅覆盖保护层26，之后，在源漏区上方区域18淀积厚度为 100nm的多晶硅，之后在温度为1000℃，压强为1atm下，将淀积了 多晶硅的器件进行湿氧氧化处理，直到多晶硅完全氧化，从而可以通 过多晶硅在氧化过程中体积的膨胀来对器件的沟道区30引入局部应 力，接下来通过局部互连等传统的工艺步骤完成整个器件的制作。按 照本实施例的器件制作方法，沟道区30的应力分布如附图3中曲线 A所示，沟道区的平均应力为337MPa。

实施例2，附图1b是本发明提供的一个利用SiO₂图形来抑制多 晶硅在氧化过程中在栅高方向膨胀的栅长为90nm的NMOS器件结 构的剖面图。本实施例与实施例1基本一致，不同之处在于在源漏区 上方区域18淀积厚度为100nm的多晶硅之后，再淀积厚度为150nm 的SiO₂，并刻蚀成附图1b所示的窗口32，之后对该器件进行湿氧氧 化处理，直至多晶硅完全氧化，从而引入局部应力到器件的沟道区 30，接下来通过局部互连等传统的工艺步骤完成整个器件的制作。根 据本实施例，沟道区30的应力仿真结果如附图3中曲线B所示，沟 道区的平均应力为423MPa。

实施例3，附图2是本发明提供的一个以SiN做为侧墙材料，栅 长为90nm的NMOS器件结构的剖面图。本实施例与实施例1基本一致， 不同之处在于淀积SiN薄膜的覆盖保护层时，只需要在多晶硅栅22 上面淀积SiN的阻挡层25便可阻止多晶硅栅在湿氧氧化过程被氧化。 本实施例中，由于没有实施例1中的氮化硅覆盖保护层26将在源漏 区上方区域18淀积的多晶硅与器件的沟道30区隔开，因此可以通过 湿氧氧化在沟道引入更大的应力。本实施例在沟道区30的引入的应 力仿真结果如附图3中曲线C所示，其平均应力为583MPa。

申明：此处本发明之实施方式仅为示意性，并不意味着本发明仅 局限于此实施方案，或者此实施方案是最佳实施方案。例如本发明在 源漏区上方区域所淀积的多晶硅的厚度并不固定为某一个具体厚度， 本发明在源漏上方区域淀积的材料不局限于多晶硅或多孔硅，还可以 是非晶硅，无定形硅，或α-Si，材料体积的膨胀也不局限于由氧化 产生，还可以是非晶硅通过退火变成多晶硅发生的体积的膨胀。