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【2h】

A body bias technique for low power full adder using XOR gate and pseudo NMOS transistor

机译：一种使用XOR门和伪NMOS晶体管低功耗全加法器的身体偏置技术

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Pritty Pritty; Manoj Kumar; Mariyam Zunairah;
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年度 2019
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3. DESIGN OF LOW LEAKAGE CURRENT AVERAGE POWER CMOS CURRENT COMPARATOR USING SVL TECHNIQUE WITH PSEUDO NMOS AND TRANSMISSION GATE LOGICS [J] . T.R.Dinesh Kumar, K.Mohana Sundaram, M.Pooja, International Journal on Smart Sensing and Intelligent Systems . 2017,第SPECIALaISSUE期

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4. Design of a low power 4×4 multiplier based on five transistor (5-T) half adder, eight transistor (8-T) full adder two transistor (2-T) AND gate [C] . Mukherjee Biswarup, Roy Biplab, Biswas Arindam, 2015 Third International Conference on Computer, Communication, Control and Information Technology . 2015

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7. A New Design Technique of Reversible BCD Adder Based on NMOS with Pass Transistor Gates [O] . Md. Sazzad Hossain, Md. Rashedul Hasan Rakib, Md. Motiur Rahman, 2011

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