使用纳米线掩模的光刻工艺和使用该工艺制造的纳米级器件

摘要

本公开属于在半导体衬底(120)上制作纳米级场效应晶体管结构的方法。所述方法包括在多层衬底的半导体上层(122)上布置掩模，并在纳米线光刻工艺中去除上层(122)未被掩模覆盖的区域。掩模包括分隔一段距离的两个导电端子(132、134)以及跨所述距离与导电端子(132、134)接触的纳米线(110)。纳米线光刻使用深反应离子刻蚀执行，其导致纳米线掩模(110、132、134)与下方半导体层(122)的结合以形成场效应晶体管的纳米级的半导体沟道。

说明书

技术领域

本公开涉及纳米级电子器件的制造。特别地，本公开涉及在光刻工艺中使用纳米线掩模以在半导体衬底上制造类似场效应晶体管的结构。

背景技术

微电子学中器件等比例缩小受到基础物理限制和/或经济制约。可导致集成度远超传统微电子学限制的新器件概念和器件制造方法被坚持不懈地探究。然而，探究的终极目标并非简单地使现有的电子部件更小，而是探究纳米尺度下器件材料的独特特性以在单个块中集成不同功能，从而以更低的能耗执行传统的功能或是研发出自组装驱动的廉价制造方法。

可克服现有限制的新兴方法之一是所谓的定义明确的纳米级(下文中，“纳米”前缀是指约为十分之一纳米至一百纳米的横向尺度)构建块(nanoscale building block)的自下而上组装。纳米级构建块的例子包括分子簇、量子点和纳米线。这些纳米级构建块的可控特性包括尺寸、形态、化学组成等。

特别地，纳米线和碳纳米管(CNT)已被用于构建各种功能器件和器件阵列，所述器件和器件阵列包括场效应晶体管(FET)、p-n二极管、双极结型晶体管和集成逻辑电路。这些成果代表了纳米电子学的重要进展，而表现出新器件功能的纳米级器件结构的发展可为纳米电子系统开创另外的和潜在的意想不到的机遇。

如图1所示，现有半导体技术中位于制造堆叠底部的基本构建块是金属氧化物半导体场效应晶体管(MOSFET)10。这种器件通过所谓的自上而下制造方法来制造，该制造方法在相反掺杂的半导体衬底50里构建所述器件结构(包括重掺杂源极区20和漏极区30)。源极端子22和漏极端子32分别沉积在源极区20和漏极区30上。电介质氧化层52沉积在衬底50上，并且栅极端子42沉积在电介质层52上。背接触体层54沉积在所述衬底的与掺杂的源极区和漏极区相对的表面上。

MOSFET通过使用体电极(背接触体54)和栅极端子42之间的栅极电压调节电荷浓度来运作。如果具有足够的栅极电压，电子从源极进入源极20和漏极30之间的区域以形成在衬底50和电介质层52之间界面处的反型层或沟道40。当在源极和漏极之间施加电压时，这个导电沟道40在源极和漏极之间延伸，并且电流流过该沟道传导。

现今，传统MOSFET的尺寸已等比例减小至数十纳米。已经惯常地生产短至30-40nm的栅极长度用于现代微处理器。

作为微电子器件制造中使用多年的传统的自上而下方法的替代，一些半导体器件现在能通过所谓的自下而上的工艺制造。所述自下而上的工艺利用良好控制的原子自组装工艺以在半导体衬底上形成纳米级器件结构。这种方法被认为是在纳米级别上制作这种器件的更精准的技术。对自下而上FET制造的多数现有工作集中于基于形成纳米结构的个别CNT和纳米线的原型。实质上，化学合成的纳米结构充当自立式晶体管沟道，而随后借助自上而下纳米光刻制造源极端子、漏极端子和栅极端子。图2和图3中显示了通过自下而上工艺制造的晶体管结构的典型例子。半导体纳米线60布置于SiO₂衬底70上。两个金属接触体62和64沉积于所述衬底上并通过半导体纳米线60连接。绝缘体层66沉积于纳米线60和金属接触体62和64上。第三金属接触体68在纳米线区域上方的绝缘体层66上沉积。纳米线60在分别充当源极端子和漏极端子的两个金属接触体62和64之间形成沟道，并且第三金属接触体68充当栅极端子(简便起见，省略了背接触体)。

然而，自下而上的方法的上述例子仍具有由栅极宽度限定的尺寸限制。随着沟道长度等比例减小，在纳米线沟道上精准地对准顶部栅极变得非常困难。因此，在这种方法中仍然存在自上而下方法所面对的同样的挑战和限制。

在本公开中，揭示了改进的自下而上制造工艺。这种工艺基于用于集成纳米器件制造的容易、廉价和大面积的制造方法。

发明内容

在本发明的第一个方面中提供一种方法。所述方法包括在多层衬底的半导体上层上布置掩模，半导体上层邻近绝缘体下层，并且在第一次光刻中去除上层未被掩模覆盖的区域。掩模包括分隔一段距离的第一导电片和第二导电片以及跨所述距离与第一导电片和第二导电片接触的纳米线。

在上述的方法中，第一次光刻可使用深反应离子刻蚀执行，第一次光刻导致掩模和下方的半导体上层的结合。

在上述的方法中，纳米线可具有0.1微米至50微米的长度和10纳米至50纳米的直径。上层可包括硅，下层可包括二氧化硅，并且纳米线可包括二氧化硅。上层可掺杂有正载流子元素或负载流子元素。

上述方法还可包括布置绝缘层覆盖纳米线和硅层，并在绝缘层上布置第三导电片。第一导电片和第二导电片分别形成场效应晶体管的源极端子和漏极端子，而第三导电片形成场效应晶体管的栅极端子。

在该方法中，纳米线可包括由绝缘材料制成的壳和由导电材料或半导电材料制成的芯。纳米线跨所述距离与第一导电片和第二导电片接触，并延伸越过导电片之一作为延伸部。该方法还包括在第二次光刻中去除上层被纳米线延伸部覆盖的区域，去除壳在延伸部的部分以露出导电芯或半导电芯，并布置第三导电片与露出的芯接触。第一导电片和第二导电片分别形成场效应晶体管的源极端子和漏极端子，而第三导电片形成场效应晶体管的栅极端子。

在上述的方法中，纳米线的壳可至少为5纳米厚。纳米线的芯和纳米线的壳可以分别是Al、Si或Ti和Al、Si或Ti的氧化物。或者，纳米线的芯可以是Si，并且纳米线的壳可以是二氧化硅。或者，纳米线的芯可以是碳纳米管，并且纳米线的壳可以是二氧化硅。

在上述的方法中，第一导电片和第二导电片形成第一对端子。掩模还可包括一对或多对端子，并且纳米线可与一对端子或多对端子接触并可延伸越过所有的端子作为延伸部。每一对端子和第三导电片可形成场效应晶体管。

在本发明的第二个方面中提供一种器件。该器件包括分隔一段距离的第一导电端子和第二导电端子以及跨该距离连接第一端子和第二端子的沟道。该器件通过如下方式构建：在多层衬底的半导体上层上布置掩模，该掩模包括第一导电端子和第二导电端子以及跨所述距离接触该导电端子的纳米线，半导体上层邻近绝缘体下层，并在第一次光刻中去除上层未被掩模覆盖的区域以形成沟道。

在上述的器件中，第一光刻可使用深反应离子刻蚀执行，第一次光刻可导致掩模和下方的半导体上层的结合。

在该器件中，纳米线可具有0.1微米至50微米的长度和10纳米至50纳米的直径。上层可包括硅，下层可包括二氧化硅，并且纳米线可包括二氧化硅。上层可掺杂有正载流子元素或负载流子元素。

该器件还可包括覆盖纳米线和硅层的绝缘层和布置在绝缘层上的第三导电端子。该器件可以是场效应晶体管，并且第一导电端子和第二导电端子分别是源极端子和漏极端子，而第三导电端子是栅极端子。

在上述器件中，纳米线可包括由绝缘材料制成的壳和由导电材料或半导电材料制成的芯。纳米线可跨所述距离与第一导电端子和第二导电端子接触，并且可延伸越过导电端子之一作为延伸部。该器件还可以包括第三导电端子。第一导电端子和第二导电端子分别形成场效应晶体管的源极端子和漏极端子，而第三导电端子形成场效应晶体管的栅极端子。第三端子可通过如下方式构建：在第二次光刻中去除上层被纳米线延伸部覆盖的区域，去除壳在延伸部的部分以露出导电芯或半导电芯，并布置第三导电端子与露出的芯接触。

在上述的器件中，纳米线壳可至少为5纳米厚。纳米线的芯和纳米线的壳可以分别是Al、Si或Ti和Al、Si或Ti的氧化物。或者，纳米线的芯可以是Si，并且纳米线的壳可以是二氧化硅。或者，纳米线的芯可以是碳纳米管，并且纳米线的壳可以是二氧化硅。

在上述的器件中，第一导电端子和第二导电端子形成第一对端子。掩模还可包括一对或多对端子。纳米线可与一对端子或多对端子接触并可延伸越过所有的端子作为延伸部。每一对端子和第三导电端子可形成场效应晶体管。

附图说明

依据对随后结合附图呈现的详细描述的考虑，本发明的特征和优点将显而易见，其中：

图1是通过传统的自上而下光刻工艺制造的传统MOSFET结构的示意性的横断面视图；

图2是光刻限定的顶部栅极的纳米线FET的示意性的横断面视图；

图3是顶部栅极的纳米线FET的示意性的俯视图；

图4A至图4C示出了依据本发明的实施方式的直桥单纳米线器件的制造工艺，该工艺在绝缘体上硅(SOI)分层的衬底上使用纳米线光刻(NWL)；

图5A至图5E示出了根据本发明的实施方式的制造自对准双纳米线晶体管(TWT)器件结构的工艺流程；以及

图6是依据本发明的实施方式的多个TWT纳米器件结构的示范性布置，该多个TWT纳米器件结构包括经由单纳米线掩模级联构建的TWT。

具体实施方式

本公开属于纳米级FET器件概念和制作该器件的工艺。FET集成入诸如绝缘体上硅(SOI)衬底之类的基础块。这种架构可通过自对准的、容易的和廉价的制造工艺实现，该工艺基于纳米线光刻(NWL)方法得以研发。

NWL使用化学合成的纳米线或纳米管作为掩模的一部分用于将保形的一维结构刻蚀进入下方的薄膜衬底。图4A-图4C示出了使用硅基纳米线在SOI衬底上制作纳米器件结构的示范性的NWL工艺。硅基纳米线可以通过本领域已知的或正被研发的各种生长方法获得。获得硅基纳米线的一个例子是通过Au籽晶气相输运生长或氧化物辅助的气相输运生长。在一些方法中，硅基纳米线最初合成为单晶硅，然后通过在氧气氛围中的熔炉退火完全转化为SiO₂。优选地，最终的SiO₂纳米线适于用作具有100纳米至10微米的长度以及从10纳米至50纳米的直径的纳米线掩模。

首先，如图4A所示，为了制造单纳米线器件，氧化的硅纳米线分散于SOI衬底120的顶部上。SOI衬底120至少包括硅上层122、SiO₂下层124和可能的其他层126。适于本发明的SOI衬底可通过本领域已知的或正被研发的技术制备，并且众所周知地，基于器件的应用，半导体有源层122可适当地掺杂p型电荷载流子或n型电荷载流子。

下一步，如图4B所示，纳米线110由两个单独的金属接触体(或片)132和134接触，这样纳米线110桥接于金属接触体132和金属接触体134之间的间隙。金属接触体通过本领域已知的或正被研发的方法可沉积于SOI衬底上，例如通过电子束或紫外(UV)光刻。所得的金属接触体和纳米线的组合形成SOI衬底120上的掩模。重要的是注意到，作为NWL概念的主要优势，就所述接触体的质量而言，在布置纳米线之前或是之后，均可沉积金属接触体。

下一步，如图4C所示，SOI衬底120的顶部硅层122未被掩模覆盖的区域被刻蚀去除，在SiO₂绝缘体层124上留下单晶硅结构122a。该工艺的合适的刻蚀方法可以是所谓的深反应离子刻蚀(DRIE)方法。DRIE是高度各向异性刻蚀工艺，适于在衬底中产生深的边缘陡峭的孔或沟槽。DRIE对于得到纳米线掩模110、132和134和下方的硅有源层122a的结合是行之有效的。

如上形成的器件结构包括由半导体沟道110a连接的两个金属接触体，半导体沟道110a大约与SiO₂纳米线110宽度相同并与纳米线110结合。随后两个接触片132和134分别充当FET的源极端子和漏极端子。在上述NWL步骤中，SiO₂纳米线110具有至关重要的作用。然而，由于SiO₂纳米线不导电，所以它在器件运行过程中是无源元素。从器件功能性方面而言，所得的硅结构等价于图2中所示的Si纳米线FET(一旦顶部栅极被沉积)，也即纳米线沟道是刻蚀进入SOI衬底还是由在SiO₂衬底上布置的自立式化学合成的纳米线制成，都是无关紧要的。

依据本发明的NWL工艺可进一步拓展。在一个实施方式中，纳米线掩模可设置成在器件运行过程中起有源作用。在上述硅基器件结构的特定示例中，由于DRIE工艺的Si对SiO₂的高选择性(基本上，Si非常有效地被刻蚀，而SiO₂几乎不受影响)，依据本发明的工艺使用SiO₂纳米线作为掩模的一部分。这意味着，即使对硅层刻蚀至数微米厚，30nm厚的SiO₂纳米线也保持其掩膜功能非常完好。因此，对于100nm或更浅的刻蚀深度而言，完全氧化的纳米线掩模(例如30nm的SiO₂)足以在NWL工艺中合适地起效。实际上，可能仅需要较薄(约5nm)的氧化物外层(壳)作为有效的刻蚀掩模，从而保留受保护的不同材料的或是具有不同特性的纳米线芯可用以作为器件运行的有源元件。

因此，通过使用双层的芯-壳纳米线作为掩模，利用DRIE工艺的自下而上NWL方法能够在两个单独的纳米线的整个长度范围内精准对准并在彼此之上结合。在这种组合中，一条纳米线是具有有源芯和保护壳的纳米线掩模，而另一纳米线是在所述纳米线掩模下方的刻蚀生成的纳米级有源层。这种结构无需组装或操纵纳米级的两个纳米线的困难作业就可实现。在下文中，我们将这种结构称为双纳米线，强调纳米线掩模和刻蚀生成的纳米线在形态和有源作用方面的相似性，但是不对其化学组成、内部结构、或最终器件架构内的根本功能性强加任何限制。

在图5A至图5E中显示了根据本发明的实施方式的制造上述自对准双纳米线结构的示范性的NWL工艺。通过所述NWL工艺生成的自对准双纳米线结构是用于双纳米线晶体管(TWT)的基本构建块。在TWT的基本形式中，TWT需要包括纳米线的纳米线掩模，该纳米线由导电芯和绝缘壳制成。这种纳米线可以是，例如SiO₂涂覆的多壁碳纳米管，或诸如Al/Al₃O₂或Ti/TiO₂之类的“金属芯/金属氧化物壳”结构。为使NWL工艺获得期望的TWT纳米结构，对于壳选取的材料必须能经受对下方衬底膜进行的刻蚀工艺。考虑到SOI结构是作为下层薄膜的最通常的物质，多数氧化物适合作为用于DRIE工艺中的保护壳。

首先，如图5A所示，金属芯/绝缘壳纳米线210布置在SOI衬底220上，SOI衬底220至少包括硅上层222、SiO₂下层224以及可能的其他层226。这一步骤与图4A中所示一样，除了纳米线210包括由不同材料制成的壳212和芯214。

下一步，纳米线210由两个单独的金属接触体232和234接触，这样纳米线210在金属接触体232和234之间的间隙上桥接。所得的金属接触体和纳米线的组合在衬底220上形成掩模。再一次地，注意到就所述接触体的质量而言，金属接触体232和234可在布置纳米线210之前或之后沉积。还注意到，如图5B所示，所述掩模以如下方式设置：纳米线210的一部分(下文中为延伸部210a)延伸越过金属接触体之一(例如金属接触体232)达一段长度，该长度至少对于随后的第三金属接触体而言足够长。初始的两个金属接触体232和234将分别充当TWT晶体管的源极端子和漏极端子。

下一步，如图5C所示，经由前述的NWL工艺，通过去除SOI衬底220的上Si层222上未被掩模的区域来产生保形器件结构。产生的部分保形纳米线222a(也即留在纳米线掩模下方的Si有源层)将于随后充当晶体管沟道。

下一步，如图5D所示，在纳米线掩模210之下的并在两个金属接触体232和234之间的部分保形Si纳米线222a保持完整，而在纳米线掩模210的延伸部210a下方的保形Si纳米线的部分通过第二次刻蚀被局部地去除(如箭头所示)。相比于高度各向异性的第一次DRIE刻蚀，第二次刻蚀是更各向同性的工艺。

下一步，如图5E所示，在延伸部210a处的纳米线掩模210的保护性的氧化物壳212通过另一刻蚀工艺被局部地剥除，这样纳米线掩模210的导电芯214局部地露出。这时，在离金属接触体232和234之间沟道区域一定距离的地方制造第三金属接触体236。第三金属接触体236充当栅极端子并与纳米线掩模210的露出的芯214直接接触。

如图5E右侧的绘图中所示意性地示出的那样，这时这种TWT结构可作为三端器件操作。重要的是注意到，即使源极接触体和漏极接触体部分地沉积于纳米线掩模顶部上，纳米线掩模的氧化物壳也会防止导电芯与所述接触体的短接，从而防止了栅极泄漏。

在上述的TET工艺中，FET结构和栅极互联通过单个工艺实现。这解决了如图2所示的需要在单独的步骤中让顶部栅极在纳米线沟道上方对准的现有问题。因此，本方法导致自下而上纳米级构建块的更简单和更廉价的制造方法。

此外，上述TWT概念可被拓展至采用半导电芯/绝缘壳纳米线掩模的自对准TWT结构。如图5A至图5E所示的工艺流程也可应用于芯/壳纳米线掩模，其中纳米线芯由半导电材料而非导电材料制成。这种纳米线掩模的最为简单和最为兼容的系统是由Si/SiO₂芯/壳组合制成的纳米线。使用本领域已知的或正被研发的方法可较简单地制备这种纳米线。

考虑到化学合成的纳米线掩模的长度可以达到数微米，并且现代光刻技术惯常地允许制造具有亚-100nm的源极-漏极间隙的晶体管，容易地得出一行多个TWT可通过单个纳米线掩模级联地(也即多个TWT共享单个栅极端子)生成。如图6所示，通过与如图5A至图5E所示的工艺类似的NWL工艺，在单个纳米线掩模310上同时制造两对或多对源极-漏极端子(TWT1、TWT2...)。SOI衬底320的顶部硅层未被所述掩模覆盖的区域被刻蚀去除，留下SiO₂绝缘层324上的单晶硅纳米线结构。纳米线掩模310在延伸部处的保护性的氧化物壳被局部地剥除，这样纳米线掩模310的导电或半导电芯314局部露出。所有的源极-漏极对共享共同的栅极端子336，栅极端子336与露出的纳米线芯314接触。

应理解，上述布置仅是本文教导的原理应用的示例性说明。尤其应理解，虽然仅显示了一些示例，但是本文的教导并非受限于这些示例。在不偏离本公开范围的前提下，本领域的技术人员可构思出许多修改和备选的布置。