一种被动型相干布居数囚禁原子频标的全数字伺服装置

摘要

本发明公开了一种被动型相干布居数囚禁原子频标的全数字伺服装置。装置的电流/电压转换电路连接物理系统中光电探测器，电流/电压转换电路连接模数转换器，模数转换器连接现场可编程门阵列中的模数转换器接口，电压/电流转换电路分别与数模转换器、偏置器相连，环路滤波器分别与锁相环、压控振荡器相连，锁相环分别与压控晶振、压控振荡器、锁相环接口相连，数模转换器分别与压控晶振、数模转换器接口相连，模数转换器接口连接数字滤波器，数字滤波器连接同步鉴相，锁定VCSEL电流连接控制逻辑。该装置体积小、功耗低、稳定度高，适合应用于小型化和微型化相干布居数囚禁原子频标。

说明书

技术领域

本发明涉及原子频标技术领域，具体涉及一种被动型相干布居数囚禁（CPT, Coherent Population Trapping）原子频标的伺服装置，尤其适用于制造被动型CPT原子频标。

背景技术

被动型CPT原子频标是一种提供高稳定度、高准确度的频率信号的设备，可满足导航、精确定位、精密计时和精密测量等众多应用要求。被动型CPT原子频标具有体积小、功耗低、重量轻、启动快和可微型化等特点，因而扩展了原子频标的应用领域，可应用于导航、通信、导弹制导、卫星控制、电网调节和电子学仪器设备等技术领域。

双色相干光与基态两个超精细能级和一个激发态能组成的三能级原子体系相互作用，当双色光的两频率之差等于基态两个超精细能级频率差时，原子的两个超精细能级被相干耦合起来，不再吸收光子向激发态跃迁，而被囚禁在基态的两个子能级上，称为CPT态原子。利用微波对激光调制获得双色相干激光与原子作用，改变微波频率，当双色光频率之差等于基态两个超精细能级频率差时，原子被制备成CPT态而对光的吸收减弱，探测激光强度将从原子对激光的吸收谱中获得光强极大值，这就是电磁感应透明（EIT，Electromagnetically Induced Transparency）谱线。被动型CPT原子频标利用晶振的输出频率通过微波链产生调制激光的微波，探测微波调制的激光与原子作用后的激光光强获得的EIT谱线作为鉴频信号，将此鉴频信号通过同步鉴相后得到负反馈纠偏信号去稳定晶振的输出频率，获得高稳定的标准频率信号。这就是被动型CPT原子频标的基本工作原理。

根据功能不同，被动型CPT原子频标可分为物理系统和伺服装置两部分。物理系统的作用是产生光－原子相互作用后的光检信号，光检信号中的原子对光的多普勒吸收谱线能反映出激光频率的偏差程度，而EIT谱线可反映出晶振输出频率的偏差程度。

伺服装置主要包括直流环路和微波环路。直流环路的基本功能是为纵腔面半导体激光器（VCSEL，Vertical-Cavity Surface Emitting Laser）提供稳定的直流偏置，并且产生负反馈量实现激光频率稳频。在被动型CPT原子频标的工作范围中，VCSEL的直流偏置与输出激光频率具有近似线性的对应关系，通过连续改变直流偏置而改变激光的输出频率，能从光检信号中获得原子对光的多普勒吸收谱线。用多普勒吸收谱线作为激光频率的鉴频信号，在直流环路中通过同步鉴相产生负反馈纠偏信号，纠偏信号叠加到直流偏置输入VCSEL，实现激光频率稳频。微波环路的基本功能是为实现所需要的双色光提供合适的微波，并且产生负反馈量实现微波频率稳频。微波环路将压控晶振输出的频率倍频综合后产生所需频率的微波输入VCSEL，从而使VCSEL输出调频多色光，其中两频率之差等于原子基态两个超精细能极的频率差。该光与原子作用后从光检信号中获得作为微波鉴频信号的EIT信号，在微波环路中通过同步鉴相产生负反馈纠偏信号，纠偏信号输入压控晶振的压控端，这样就通过原子－光相互作用的CPT物理现象实现晶振输出频率的稳频。

为了从光检信号中分别提取出对激光频率和微波频率的纠偏信号，被动型CPT原子频标通常使用相关检测原理。首先对光检信号进行两路带通滤波，分别得到激光频率和微波频率的鉴频信号，然后分别进行同步鉴相，得到激光频率和微波频率环路的纠偏信号。对于被动型CPT原子频标来说，滤波部分和鉴相部分通常采用的是模拟方式或模数混合方式，这样就使被动型CPT原子频标的体积和功耗都比较大，且结构复杂，不易专用集成电路（ASIC，Application Specific Integrated Circuits）集成。

模拟伺服虽然可以实现被动型CPT原子频标的伺服功能，但是其存在体积大、功耗大和结构复杂等缺点，限制了被动型CPT原子频标的发展与应用。

发明内容

本发明的目的是在于提供了一种被动型相干布居数囚禁原子频标的全数字伺服装置，其具有体积小、功耗低、结构简单、稳定度高和可微型化的特点，满足小型化和微型化的被动型CPT原子频标的需求。

为了实现上述的目的，本发明采用以下技术措施：

一种被动型相干布居数囚禁原子频标的全数字伺服装置，该装置包括：电流/电压转换电路、模数转换器、现场可编程门阵列（FPGA, Field－Programmable Gate Array）、数模转换器、压控晶振、电压/电流转换电路、锁相环、环路滤波器、压控振荡器、偏置器（Bias-Tee），其中现场可编程门阵列中用硬件描述语言(HDL, Hardware Description Language)编程实现功能模块：模数转换器接口、数字滤波器、同步鉴相、扫描VCSEL电流、锁定VCSEL电流、扫描压控晶振电压、锁定压控晶振电压、控制逻辑、幅度调制、数模转换器接口、频移键控调制、锁相环接口。其特征在于：电流/电压转换电路的输入端连接物理系统中光电探测器输出端，电流/电压转换电路的输出端连接模数转换器的输入端，模数转换器的输出端连接现场可编程门阵列中的模数转换器接口的输入端，第二数模转换器的输出端连接到电压/电流转换电路的输入端，电压/电流转换电路的输出端连接到偏置器的直流输入端，第一数模转换器的输出端连接到压控晶振的压控端，压控晶振的输出端连接到锁相环的参考信号输入端，锁相环的输出端连接到环路滤波器的输入端，环路滤波器的输出端连接到压控振荡器的压控端，压控振荡器的输出分别连接到锁相环的射频输入端和偏置器的射频输入端。模数转换器接口的输出分出两路，分别连接第一数字滤波器和第二数字滤波器的输入端，第二数字滤波器的输出端连接第二同步鉴相的输入端，第二同步鉴相的输出端连接锁定VCSEL电流的输入端，锁定VCSEL电流的输出端连接控制逻辑，扫描VCSEL电流的输出端分别连接锁定VCSEL电流的输入端和控制逻辑的输入端，第一数字滤波器的输出端连接第一同步鉴相，第一同步鉴相的输出端连接锁定晶振电压的输入端，锁定晶振电压的输出端连接控制逻辑，扫描压控晶振电压的输出端分别连接锁定压控晶振的输入端和控制逻辑的输入端，控制逻辑的输出端分别连接幅度调制、第一数模转换器接口和频移键控调制的输入端，幅度调制的输出端连接第二数模转换器接口的输入端，频移键控调制的输出端连接锁相环接口的输入端。所述的第二数模转换器接口的输出端连接现场可编程门阵列外的第二数模转换器的输入端和配置端，第一数模转换器接口的输出端连接现场可编程门阵列外的第一数模转换器的输入端和配置端，锁相环接口的输出端连接现场可编程门阵列外的锁相环的配置端。所述的模数转换器与模数转换器接口相连。频移键控调制模块的输出端与锁相环接口的输入端相连，现场可编程门阵列输出三路信号，其中第一路为第一数模转换器接口的输出端连接到第一数模转换器的输入端，第二路为第二数模转换器接口的输出端连接到第二数模转换器的输入端，第三路为锁相环接口的输出端连接到锁相环的配置端。

伺服装置启动后，通过现场可编程门阵列改变VCSEL的偏置电流，扫描出多普勒吸收峰，同时光检信号通过模数转换器转换成数字信号后输入到现场可编程门阵列中，经过数字滤波和软件同步鉴相后得到纠偏信号，此纠偏信号对VCSEL的输入偏置电流进行反馈，从而将VCSEL的输入偏置电流锁定，使得VCSEL输出所需要的激光频率。然后小步进扫描压控晶振的控制电压，从而相应改变压控振荡器的输出频率（微波频率改变步进小于50Hz），当微波频率刚好等于铷87两个基态子能级所对应的频率差的一半时，在光检信号中可以得到最大的EIT信号，而当微波频率稍微偏离铷87两个基态子能级所对应的频率差的一半时，在光检信号中的EIT信号迅速减弱，所以扫描微波的过程中，在光检信号中可以得到线宽很窄（几百Hz）的EIT信号。通过电流/电压转换电路和模数转换器把该EIT信号转换成数字信号后输入到现场可编程门阵列中，经过数字滤波、软件同步鉴相后得到纠偏信号，利用此纠偏信号对压控晶振的控制电压进行负反馈，从而稳定微波电路的输出频率，也就是稳定压控晶振的输出频率，从而得到一个高稳定度的标准频率信号。

与现有技术相比，本发明具有以下优点：

1、本发明通过使用基于现场可编程门阵列的数字滤波器取代模拟滤波器，减小了体积，降低了功耗，提高了信噪比，把双电源供电转换成单电源供电，扩大了使用范围，同时也为被动型CPT原子频标的微型化做出了准备。

2、本发明通过使用基于现场可编程门阵列的软件同步鉴相代替模拟鉴相和混合鉴相，减小体积，降低功耗，同时基于现场可编程门阵列的软件同步鉴相不受环境温度影响，提高了可靠性。

3、由于现场可编程门阵列是用基于软件编程形式的硬件描述语言来开发的，因而通过上位机软件即可修改硬件结构、逻辑关系、时序关系、相关参数，因此调试非常方便。

4、本发明使用的全数字伺服方案具有体积小、功耗低、可靠性高、易微型化和易调试等多方面的优点。体积可小到114cm³，功耗可低至3w。

附图说明

图1为一种被动型相干布居数囚禁原子频标的全数字伺服装置示意图。

图2为图1中现场可编程门阵列5的程序结构示意图。

图3A-图3C为软件同步鉴相时，参考信号与鉴频信号相位对齐的原理图。

其中图3A为鉴频信号，其中正弦线是竖线的包络线，表示鉴频信号的模拟形式，竖线为模拟信号经过模数转换器后得到的数字信号。图3B为参考信号，其中竖线为参考信号，是一个数字信号，虚线为参考信号的包络线，为一个占空比50%的方波。图3C为鉴频信号与参考信号进行相乘和积分，其中竖线为相乘结果，虚线为相乘结果的包络线，横线u₀为相乘后在每个周期上积分的结果。

图4A-图4C为软件同步鉴相时，参考信号与鉴频信号相位相反的原理图。

其中图4A为鉴频信号，其中正弦线是竖线的包络线，表示鉴频信号的模拟形式，竖线为模拟信号经过模数转换器后得到的数字信号。图4B为参考信号，其中竖线为参考信号，是一个数字信号，虚线为参考信号的包络线，为一个占空比50%的方波。图4C为鉴频信号与参考信号进行相乘和积分，其中竖线为相乘结果，虚线为相乘结果的包络线，横线u₀为相乘后在每个周期上积分的结果。

图5A-图5C为软件同步鉴相时，鉴频信号只有调制信号的二次谐波信号的原理图。

其中图5A为鉴频信号，其中正弦线是竖线的包络线，表示鉴频信号的模拟形式，竖线为模拟信号经过模数转换器后得到的数字信号。图5B为参考信号，其中竖线为参考信号，是一个数字信号，虚线为参考信号的包络线，为一个占空比50%的方波。图5C为鉴频信号与参考信号进行相乘和积分，其中竖线为相乘结果，虚线为相乘结果的包络线，横线u₀为相乘后在每个周期上积分的结果，在该图中为0，因而与横轴重合。

其中：1.电流/电压转换电路（使用运算放大器AD8039搭建，如图6所示，现有技术构建），2.模数转换器（PCM4201），3.现场可编程门阵列（Cyclone III EP3C25E144C8N），4.第一数模转换器（DAC1220），5.第二数模转换器（DAC1220），6.标准频率输出，7.压控晶振（VFT14A-B17S5S-10.000MHz），8.电压/电流转换电路（使用运算放大器AD8039搭建，如图7所示，现有技术构建），9.锁相环（LMX2487），10.压控振荡器（V844ME07-LF），11.环路滤波器（使用电阻、电容搭建，如图8所示，现有技术构建），12.偏置器（使用电阻、电容和电感搭建，如图9所示，现有技术构建）。13.模数转换器接口，14.第一数字滤波器，15.第一同步鉴相，16.锁定压控晶振电压，17.扫描压控晶振电压，18.控制逻辑，19.频移键控调制，20.锁相环接口，21.第一数模转换器接口，22.第二数模转换器接口，23.幅度调制，24.扫描VCSEL电流，25.锁定VCSEL电流，26.第二同步鉴相，27.第二数字滤波器。

图6为电流/电压转换电路1的结构示意图。

图7为电压/电流转换电路8的结构示意图。

图8为环路滤波器11的结构示意图。

图9为偏置器12的结构示意图。

具体实施方式

实施例1：

下面结合附图对本发明作进一步详细说明：

本发明实施例的核心构思在于：1）通过使用基于现场可编程门阵列的数字滤波器代替模拟滤波器，获得更好的滤波效果，同时减小体积、降低功耗、降低噪声、简化设计和调试过程；2）通过使用基于现场可编程门阵列的数字同步鉴相代替开关鉴相，进一步减小体积、降低功耗，消除温度和噪声等外界影响。

根据图1、图2可知，一种被动型CPT原子频标的全数字伺服装置，包括：电流/电压转换电路1、模数转换器2、现场可编程门阵列3、第一数模转换器4、第二数模转换器5、压控晶振7、电压/电流转换电路8、锁相环9、环路滤波器10、压控振荡器11、偏置器12，其中现场可编程门阵列3中用硬件描述语言实现的功能模块包括：模数转换器接口13、第一数字滤波器14、第一同步鉴相15、锁定压控晶振电压16、扫描压控晶振电压17、控制逻辑18、频移键控调制19、锁相环接口20、第一数模转换器接口21、第二数模转换器接口22、幅度调制23、扫描VCSEL电流24、锁定VCSEL电流25、第二同步鉴相26、第二数字滤波器27。连接关系是：电流/电压转换电路1的输入端与物理系统中光电探测器输出端连接，电流/电压转换电路1的输出端与模数转换器2的输入端连接，模数转换器2的输出端与现场可编程门阵列3中的模数转换器接口13的输入端连接，模数转换器接口13的输出分出两路，分别与第一数字滤波器14和第二数字滤波器27的输入端连接，第二数字滤波器27的输出端与第二同步鉴相26的输入端连接，第二同步鉴相26的输出端与锁定VCSEL电流25的输入端连接，锁定VCSEL电流25的输出端与控制逻辑18的输入端连接，扫描VCSEL电流24的输出端分别与锁定VCSEL电流25的输入端和控制逻辑18的输入端连接，第一数字滤波器14的输出端与第一同步鉴相15的输入端连接，第一同步鉴相15的输出端与锁定晶振电压16的输入端连接，锁定晶振电压16的输出端与控制逻辑18连接，扫描压控晶振电压17的输出端分别与锁定压控晶振16的输入端和控制逻辑18的输入端连接，控制逻辑18的输出端分别与幅度调制23、第一数模转换器接口21和频移键控调制19的输入端连接，幅度调制23的输出端与第二数模转换器接口22的输入端连接，现场可编程门阵列3外的第二数模转换器5的输入端和配置端与第二数模转换器接口22的输出端连接，第一数模转换器接口21的输出端与现场可编程门阵列3外的第一数模转换器4的输入端和配置端连接，频移键控调制19的输出端与锁相环接口20的输入端连接，锁相环接口20的输出端与现场可编程门阵列3外的锁相环9的配置端连接，第二数模转换器5的输出端与电压/电流转换电路8的输入端连接，电压/电流转换电路8的输出端与偏置器12的直流偏置输入端连接，第一数模转换器4的输出端与压控晶振7的压控端连接，压控晶振7的输出端与锁相环9的参考信号输入端连接，锁相环9的输出端与环路滤波器11的输入端连接，环路滤波器11的输出端与压控振荡器10的输入端连接，压控振荡器10的输出端分两路，分别与锁相环9的射频输入端和偏置器12的射频输入端连接，偏置器12的输入端与到物理系统中的VCSEL连接。

通过上述连接，装置各部分的作用是：电流/电压转换电路1，用于将物理系统输出的光检信号从电流信号转换成电压信号，并进行隔直放大，使用低噪声低漂移的运算放大器AD8039实现；模数转换器2，用于将电压信号从模拟信号转换成数字信号，便于现场可编程门阵列3处理，使用高精度、低功耗、差分输入的模数转换器PCM4201，有利于提高信号的准确度，抑制噪声，降低功耗；现场可编程门阵列3（Cyclone III EP3C25E144C8N），是本发明的全数字伺服方案的核心器件，执行包括芯片配置、数字滤波、数字同步鉴相、VCSEL偏置电流的扫描和锁定、压控晶振电压的扫描和锁定、对偏置电流的调幅调制、对微波信号的频移键控调制等功能；第一数模转换器4（DAC1220），用于将压控晶振的控制电压信号由数字信号转换为模拟信号；第二数模转换器5（DAC1220），用于将VCSEL的直流偏置信号由数字信号转换为模拟信号；压控晶振7，用于接受电压改变频率，从而输出高稳定度和准确度的标准频率信号，使用的是VFT14A-B17S5S-10.000MHz；电压/电流转换电路8，用于将控制VCSEL偏置的电压信号转换为电流信号，主要使用低噪声低漂移的运算放大器实现（AD8039）；锁相环9为小数分频锁相环，使用的是LMX2487E；环路滤波器11，用于滤除环路带宽外的环路噪声；压控振荡器10（V844ME07-LF），用于输出频率等于铷87原子两个基态能级所对应的频率差的一半的微波信号；偏置器12，用于把压控振荡器10输出的微波信号对电压/电流转换电路8输出的直流信号进行幅度调制，得到VCSEL控制信号，并输入到物理系统。

在现场可编程门阵列3中，各模块用硬件描述语言编程实现，其作用是：模数转换器接口13，用于配置模数转换器2，并将模数转换器2输出的串行数据转换为并行数据；第二数字滤波器27，用于滤出光检信号中与幅度调制23的调制频率相同的信号成分，为直流环路鉴频信号；第二同步鉴相26，对第二数字滤波器27滤出的信号进行同步鉴相，得到纠偏信号，用于锁定VCSEL的偏置电流；锁定VCSEL电流25，根据第二同步鉴相26得到的纠偏信号，改变VCSEL的偏置电流，从而锁定VCSEL所输出激光的中心频率；扫描VCSEL电流24，用于连续地改变VSCEL的偏置电流；第一数字滤波器14，用于滤出光检信号中与频移键控调制19的调制频率相同的信号成分，为微波环路的鉴频信号；第一同步鉴相15，对第一数字滤波器14滤出的信号进行同步鉴相，得到纠偏信号，用于锁定压控晶振的频率；锁定压控晶振电压16，根据第一同步鉴相15得到的纠偏信号，改变压控晶振7的控制电压，从而锁定压控晶振7输出的频率6；扫描压控晶振电压17，用于连续改变压控晶振7的控制电压，从而连续改变压控晶振7输出的频率6；控制逻辑18，控制现场可编程门阵列依次执行等待芯片初始化配置、扫描VCSEL电流24、锁定VCSEL电流25、扫描压控晶振电压17、锁定压控晶振电压16；幅度调制23，对VCSEL的偏置电流加上幅度调制；第二数模转换器接口22，用于配置第二数模转换器5，并将VCSEL的偏置电流的数字量从并行数据转为串行数据，输出给数模转换器7；第一数模转换器接口21，用于配置第一数模转换器4，并将压控晶振7的控制电压的数字量从并行数据转为串行数据，输出给第一数模转换器4；频移键控调制19，用于以一个固定频率改变锁相环9的一个分频因子，使该分频因子在两个值之间按改固定频率变化，从而给压控振荡器10输出的微波频率加上一个频移键控调制；锁相环接口20，用于配置锁相环9，将压控晶振7输出的频率倍频到原子基态两个超精细能级频率差的一半。

其中现场可编程门阵列 3中硬件描述语言的程序模块的结构是：

1、              模数转换器接口13：

（1）      等待模数转换器2初始化完成；

（2）      从模数转换器2接收串行数据并转换为并行数据输出；

2、              第一数字滤波器14和第二数字滤波器27：

（1）      将滤波器系数输入到寄存器中；

（2）      读取输入的数据，并将寄存器中的数据进行移动；

（3）      将滤波器系数和输入数据按照有限冲击响应(FIR, Finite Impulse Response)数字滤波器的规则进行相乘和相加，输出结果；

3、              第一同步鉴相15和第二同步鉴相26：

（1）      根据鉴相点数设定计数器；

（2）      对输入数据进行鉴相，即根据计数器的值，输入数据保持不变或者取反；

4、              锁定压控晶振电压16：

（1）      初始化寄存器；

（2）      在压控晶振电压时，记录鉴相输出最大值和最小值时对应的压控晶振电压；

（3）      在压控晶振电压时，根据鉴相输出值的正负改变压控晶振电压；

5、              扫描压控晶振电压17：

（1）      从压控晶振初始的电压开始连续增加电压，直到扫描最大值；

（2）      如果扫描次数小于设定值，则再次扫描，否则结束扫描；

6、              控制逻辑18：

（1）      改变工作状态为等待初始化完成；

（2）      改变工作状态为扫描VCSEL电流；

（3）      改变工作状态为锁定VCSEL电流；

（4）      改变工作状态为扫描压控晶振电压；

（5）      改变工作状态为锁定压控晶振电压；

7、              频移键控调制19：

（1）      写入初始控制字；

（2）      计数器计数；

（3）      根据计数器的值循环改变锁相环9的倍频因子；

8、              锁相环接口20：

（1）      从频移键控调制19中读入锁相环控制字；

（2）      产生写锁相环控制字的信号；

9、              第一数模转换器接口21和第二数模转换器接口22：

（1）      等待芯片启动；

（2）      输出配置时钟和配置字；

（3）      等待初始化完成；

（4）      输出转换时钟和转换数据；

10、          幅度调制23：

（1）      根据调制频率设定计数器；

（2）      对VCSEL电流进行幅度调制；

11、          扫描VCSEL电流24：

（1）      从VCSEL初始的电流开始连续增加电流，直到扫描最大值；

（2）      如果扫描次数小于设定值，则再次扫描，否则结束扫描；

12、          锁定VCSEL电流25：

（1）      初始化寄存器：

（2）      在扫描VCSEL电流时，记录鉴相输出最大值和最小值时对应的VCSEL电流；

（3）      在锁定VCSEL电流时，根据鉴相输出值的正负改变VCSEL电流。

被动型CPT原子频标的具体工作过程为：

(1).开机后，现场可编程门阵列 3首先对模数转换器2、第一数模转换器4、第二数模转换器5和锁相环9进行配置，使得模数转换器2开始将模拟信号转换为数字信号，第一数模转换器4和第二数模转换器5准备将数字信号转换成模拟信号，锁相环9按照写入的固定倍频因子和分频因子对压控振荡器10进行控制，同时频移键控调制19会持续地以频率f_FSK改变锁相环9的一个分频因子，使得该分频因子在两个固定值之间以频率f_FSK交替变换，从而使得锁相环9输出的频率值也在两个频率值之间交替变换（此处由于压控晶振7输出给锁相环9的频率变化量对锁相环9输出的频率值影响非常小，在这里的讨论中可以忽略），即对压控振荡器10输出的频率加上了频移键控调制，频移键控调制19会一直重复执行；

(2).扫描VCSEL偏置电流24，即让第二数模转换器5的输出电压在一个范围内连续变化，则VCSEL输出激光的中心频率v₁也连续变化，调节扫描的范围，使这个频率范围包含物理系统中铷原子的5S_1/2→5P_1/2跃迁谱线的频率v₀ ，同时在这个扫描的偏置电流上加上幅度调制23，频率为f₁，并通过物理系统获得相应的多普勒吸收峰曲线，由物理系统的光电探测器接收到光信号，并转换为电流信号，再通过电流/电压转换电路1转换为电压信号，由模数转换器2转换为数字信号后输入到现场可编程门阵列 3中，经过第二数字滤波器27滤出频率成分为f₁的信号，通过第二同步鉴相26转换为纠偏信号，取纠偏信号的正向最大值所对应的输出电压u₁和负向最大值所对应的输出电压u₂的中间值u₃，并加上幅度调制23后输出到第二数模转换器5，产生VCSEL上的直流偏置，此时VCSEL所发出激光的中心频率v₁≈v₀；

(3).锁定VCSEL偏置电流25，即不断调整VCSEL的偏置电流，使得VCSEL所发出激光的中心频率v₁始终保持在v₀附近，仍然通过幅度调制23在VCSEL的偏置电流上加上频率为f₁的幅度调制，光信号通过物理系统的光电探测器、电流/电压转换电路1、模数转换器2、第二数字滤波器27、第二同步鉴相26得到纠偏信号，过程与上述(2)中相同，根据纠偏信号调整VSCEL的偏置电流，从而锁定VCSEL电流25，本步骤开始运行后会一直重复执行；

(4).扫描压控晶振控制电压17，即让第一数模转换器4的输出电压在一个范围内连续变化，则压控晶振输出的标准频率6也连续变化，在锁相环9的作用下，压控振荡器10输出微波的中心频率也在一个范围内连续变化，通过调节扫描范围，使这个频率范围包含物理系统中铷原子的5S_1/2(F=1)→5S_1/2(F=2)能极差的频率m₀的一半，通过物理系统可以获得相应的CPT谱线，由物理系统的光电探测器接收到光信号，并转换为电流信号，再通过电流/电压转换电路1转换为电压信号，由模数转换器2转换为数字信号后输入到现场可编程门阵列 3中，经过第一数字滤波器14滤出频率成分为f_FSK的信号，通过第一同步鉴相15转换为纠偏信号，取纠偏信号的正向最大值所对应的输出电压u₄和负向最大值所对应的输出电压u₅的中间值u₆，输出到第一数模转换器4，产生压控晶振7的控制电压，改变压控晶振的输出频率6，通过锁相环9，使得此时压控振荡器10输出的微波频率m₁≈m₀/2；

(5).锁定压控晶振控制电压16，即不断调整压控晶振7的控制电压，使得压控晶振输出的频率信号6经过锁相环路倍频后的微波频率m₁保持在m₀/2附近，光信号通过物理系统的光电探测器、电流/电压转换电路1、模数转换器2、第一数字滤波器14、第一同步鉴相15得到纠偏信号，过程与上述(4)中相同，根据纠偏信号调整压控晶振7的控制电压，从而锁定锁相环路的输出频率m₁，由于锁相环路倍频倍数固定，因而压控晶振的输出频率6被锁定在一个标准频率值附近。

基于现场可编程门阵列的数字同步鉴相是本发明的重要内容，本发明中用到两次同步鉴相，即直流环路对直流偏置信号的同步鉴相，和微波环路对微波信号的同步鉴相，鉴相的方法如图3、图4和图5所示。以微波信号的同步鉴相为例，调制的微波信号与直流偏置叠加后输入到VCSEL，因而VCSEL发出多色激光，其中多色激光的正负一级边带的频率差等于微波频率的两倍，即2m₁，该频率差受到f_FSK的调制，两个边带的激光与物理系统中的铷原子作用得到光检信号，其中含有调制信号f_FSK的基波和谐波。

(1).当调制VCSEL偏置电流的微波频率m₁<m₀/2时，光检信号滤波后得到的鉴频信号是与参考信号相位相同的基波信号，如图3A-图3C所示。图3A中正弦包络线为基波信号，竖线为模拟信号离散化后得到的数字信号，图3B为参考信号，图3C中竖线为数字信号与参考信号相乘后得到的交流信号，虚线为该交流信号的包络线，将多个周期的交流信号求平均后得到直流信号，即图3C中u₀所在的直线，u₀即为平均值，是一个正值。

(2).当调制VCSEL偏置电流的微波频率m₁>m₀/2时，光检信号滤波后得到的鉴频信号是与参考信号相位相反的基波信号，如图4A-图4C所示。图4A中正弦包络线为基波信号，竖线为模拟信号离散化后得到的数字信号，图4B为参考信号，图4C中竖线为数字信号与参考信号相乘后得到的交流信号，虚线为该交流信号的包络线，将多个周期的交流信号求平均后得到直流信号，即图4C中u₀所在的直线，u₀即为平均值，是一个负值。

(3). 当调制VCSEL偏置电流的微波频率m₁=m₀/2时，光检信号滤波后只能得到的鉴频信号是调制信号的二次谐波信号，而没有基波信号，如图5A-图5C所示。图5A中正弦半波包络线为二次谐波信号，竖线为模拟信号离散化后得到的数字信号，图5B为参考信号，图5C中竖线为数字信号与参考信号相乘后得到的交流信号，虚线为该交流信号的包络线，将多个周期的交流信号求平均后得到直流信号，即图5C中u₀所在的直线，u₀即为平均值，等于0。

通过同步鉴相得到直流信号u₀即为纠偏信号，反映了m₁偏离m₀/2的方向和程度。因而通过纠偏信号可以将微波频率锁定在原子基态两个超精细能级频率差的一半。同样的，在直流环路，可以通过同步鉴相对VCSEL的偏置电流纠偏，将VCSEL发出的激光中心频率锁定在原子基态到激发态的跃迁频率。

根据上述原理，在现场可编程门阵列中可用如下方法实现同步数字鉴相：

(1).引入调制信号作为参考信号，其中相位0°到180°为高电平，相位180°到360°为低电平；

(2).从滤波器输出端引入鉴频信号，当参考信号为高电平时，鉴频信号值不变，当参考信号为低电平时，鉴频信号取反；

(3).对(2)中处理过的鉴频信号进行累加，累加的点数为一个参考信号周期内点数的整数倍，累加的起始点与参考信号的起始点对齐。累加结果即为纠偏信号。

在实际应用中，由于电子学和物理系统中存在相位延迟，需要对参考信号进行移相才能与鉴频信号对准。此时可以将纠偏信号通过数模转换器引出观察，当纠偏信号不为0时，通过调整参考信号的相位，使纠偏信号的绝对值最大，此时鉴频信号与参考信号相位对齐或偏差180°，通过改变压控晶振9的电压值从而由小到大连续改变m₁，若纠偏信号先从正变到零再变负，表明相位对齐，若纠偏信号变化方向相反，则表明相位偏差180°。

本说明书中应用了具体个例对本发明的原理及具体实施方式进行了阐述，以上具体个例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。