一种温度不敏感时钟缓冲器及H型时钟树电路

摘要

本发明提供了一种温度不敏感时钟缓冲器TICB及H型时钟树电路；所述TICB包括：第一、第二反相器；所述第一反相器的输出端与所述第二反相器的输入端相连；所述第一反相器的输入端作为TICB的输入端，所述第二反相器的输出端作为TICB的输出端；第一NMOS管，漏极与所述第一反相器的输入端相连，栅极与所述第一反相器的输出端相连，源极接低电平；第二NMOS管，漏极与所述第二反相器的输入端相连，栅极与所述第二反相器的输出端相连，源极接低电平。所述H型时钟树电路包括多个所述TICB。本发明的技术方案可以抗温度偏差，降低温度分布不均匀引起的时钟扭斜，从而保证集成电路的性能。

说明书

技术领域

本发明涉及电路领域，尤其涉及一种温度不敏感时钟缓冲器及H型时钟树电路。

背景技术

ITRS2009数据显示，高性能处理器的功耗密度已经达到120W/cm²，如此高的功耗密度引起芯片温度过高。与此同时，大量片上存储器的使用、多电源域、动态电压频率调整技术(DVFS)、时钟门控等技术的使用使得温度在芯片中分布很不均匀。某些处理器中温度差值甚至可达到77摄氏度。

由于CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)晶体管和金属互联线的电阻都对温度较为敏感，因此温度的变化将会影响电路的延迟。芯片内温度分布不均将会造成时钟达到触发器时钟端的快慢不同，即产生设计预期之外的时钟扭斜(skew)。设计预期之外的时钟扭斜会使得同步电路违反建立时间(setup time)或者保持时间(holdtime)的时序约束。这在芯片的使用过程中表现为降低芯片性能或功能出错。因此考虑温度梯度的时钟分布问题具有重要研究意义，目前已经有若干文献提出了对该问题的分析以及解决方法。

考虑温度的时钟树综合算法专注于减小连线的RC延迟在温度梯度下产生的时钟扭斜。但由于时钟树驱动能力、电平转换时间等约束的存在，时钟树不得不使用很多级时钟缓冲器，因此缓冲器的延迟占据了时钟信号延迟的相当一部分比例，达75％以上。该类方法不能消除温度分布给缓冲器带来的影响。

为使得时钟缓冲器不受温度的影响，Bota和Tawfik等人提出了双电源电压时钟树。专门给时钟树提供一套独立的电源网络，给时钟树缓冲器提供低于标准电压的温度无关电平，就可以使得时钟树延迟几乎不随温度变化，以达到在任意温度分布情况下抑制时钟扭斜的目的。使用该类方法，温度梯度引起的时钟扭斜可被减小74％。但是，该方法将较为敏感的时钟信号使用低电压传送，降低了时钟信号在芯片中的抗噪声能力，影响了该方法的实用性。

时钟网络(clock mesh)对温度等干扰因素有较好的抑制效果。但对于应用了有用时钟扭斜(useful skew)技术的设计，其时钟信号从时钟源到触发器的延迟并不要求统一，因此传统的时钟网络不能为其解决温度引起的时钟扭斜问题。同时，时钟网络设计方法需要消耗较多宝贵的布线资源。

发明内容

本发明要解决的技术问题是提供一种温度不敏感时钟缓冲器及H型时钟树电路，可以抗温度偏差，能在温度分布不均匀的大规模集成电路中进行高质量的时钟信号分布，降低温度分布不均匀引起的时钟扭斜，从而保证集成电路的性能。

为了解决上述问题，本发明提供了一种温度不敏感时钟缓冲器TICB，包括：第一、第二反相器；所述第一反相器的输出端与所述第二反相器的输入端相连；所述第一反相器的输入端作为TICB的输入端，所述第二反相器的输出端作为TICB的输出端；

还包括：

第一NMOS管，漏极与所述第一反相器的输入端相连，栅极与所述第一反相器的输出端相连，源极接低电平；

第二NMOS管，漏极与所述第二反相器的输入端相连，栅极与所述第二反相器的输出端相连，源极接低电平。

进一步地，所述第一反相器包括第一PMOS管和第三NMOS管；

所述第一PMOS管的栅极与所述第三NMOS管的栅极相连，作为所述第一反相器的输入端；

所述第一PMOS管的源极与所述第三NMOS管的漏极相连，作为所述第一反相器的输出端；

所述第一PMOS管的漏极接高电平；所述第三NMOS管的源极接低电平；

所述第二反相器具体包括：

第二PMOS管和第四NMOS管；

所述第二PMOS管的栅极与所述第四NMOS管的栅极相连，作为所述第二反相器的输入端；

所述第二PMOS管的源极与所述第四NMOS管的漏极相连，作为所述第二反相器的输出端；

所述第二PMOS管的漏极接高电平；所述第四NMOS管的源极接低电平。

进一步地，所述第一PMOS管沟道宽度W_P1与所述第四NMOS管的沟道宽度W_N2满足下式：

$\frac{{\mu }_{0N}}{{\mu }_{0P}}{\left(\frac{T}{T_0}\right)}^{\mathrm{kmN}-\mathrm{kmP}}·\frac{{4V}_{\mathrm{DD}}-5V_{\mathrm{TN}}}{{4V}_{\mathrm{DD}}+{5V}_{\mathrm{TP}}}<\frac{W_{P1}}{W_{N2}}<\frac{{\mu }_{0N}{\mathrm{KI}}_N}{{\mu }_{0P}{\mathrm{KI}}_P}$

其中，

$\mathrm{KI}=\mathrm{km}{\left(\frac{T}{T_0}\right)}^{\mathrm{km}-1}{[V_{\mathrm{DD}}-V_T\left(T_0\right)-{\alpha }_T\left({T-T}_0\right)]}^{\alpha }-{\mathrm{\alpha \alpha }}_T{\left(\frac{T}{T_0}\right)}^{\mathrm{km}}{[V_{\mathrm{DD}}-V_T\left(T_0\right)-{\alpha }_T\left({T-T}_0\right)]}^{\alpha -1}$

km由$\mu \left(T\right)={\mu }_0{\left(\frac{T}{T_0}\right)}^{\mathrm{km}}$得到；

α由$I=\mu ·C_{\mathrm{OX}}·\frac{W}{L}·{(V_{\mathrm{DD}}-V_T)}^{\alpha }$得到；

其中，μ为载流子迁移率，μ₀为参考温度下的迁移率，T₀是参考温度，T为实际温度，km为工艺参数；V_T为阈值电压，V_DD为所述第一、第二PMOS管P1、P2的漏极所连接的高电平的电压；α_T表示阈值电压的温度系数；I为晶体管电流，C_OX为单位面积的栅氧化层电容，W、L分别为沟道宽度、长度。

进一步地，采用0.13微米工艺的晶体管，α取1.25。

本发明还提供了一种H型时钟树电路，包括：

多个温度不敏感时钟缓冲器TICB；其中一个TICB作为所述H型时钟树电路的根节点，该TICB的输入端作为所述H型时钟树电路的输入端，从该TICB开始，每一个TICB的输出端连接另外两个TICB的输入端，构成H树形电路；

各所述TICB分别包括：

第一、第二反相器；所述第一反相器的输出端与所述第二反相器的输入端相连；所述第一反相器的输入端作为TICB的输入端，所述第二反相器的输出端作为TICB的输出端；

第一NMOS管，漏极与所述第一反相器的输入端相连，栅极与所述第一反相器的输出端相连，源极接低电平；

第二NMOS管，漏极与所述第二反相器的输入端相连，栅极与所述第二反相器的输出端相连，源极接低电平。

进一步地，各所述TICB中：

所述第一反相器包括第一PMOS管和第三NMOS管；

所述第一PMOS管的栅极与所述第三NMOS管的栅极相连，作为所述第一反相器的输入端；

所述第一PMOS管的源极与所述第三NMOS管的漏极相连，作为所述第一反相器的输出端；

所述第一PMOS管的漏极接高电平；所述第三NMOS管的源极接低电平；

所述第二反相器具体包括：

第二PMOS管和第四NMOS管；

所述第二PMOS管的栅极与所述第四NMOS管的栅极相连，作为所述第二反相器的输入端；

所述第二PMOS管的源极与所述第四NMOS管的漏极相连，作为所述第二反相器的输出端；

所述第二PMOS管的漏极接高电平；所述第四NMOS管的源极接低电平。

进一步地，各所述TICB中：

所述第一PMOS管沟道宽度W_P1与所述第四NMOS管的沟道宽度W_N2满足下式：

$\frac{{\mu }_{0N}}{{\mu }_{0P}}{\left(\frac{T}{T_0}\right)}^{\mathrm{kmN}-\mathrm{kmP}}·\frac{{4V}_{\mathrm{DD}}-5V_{\mathrm{TN}}}{{4V}_{\mathrm{DD}}+{5V}_{\mathrm{TP}}}<\frac{W_{P1}}{W_{N2}}<\frac{{\mu }_{0N}{\mathrm{KI}}_N}{{\mu }_{0P}{\mathrm{KI}}_P}$

其中，

$\mathrm{KI}=\mathrm{km}{\left(\frac{T}{T_0}\right)}^{\mathrm{km}-1}{[V_{\mathrm{DD}}-V_T\left(T_0\right)-{\alpha }_T\left({T-T}_0\right)]}^{\alpha }-{\mathrm{\alpha \alpha }}_T{\left(\frac{T}{T_0}\right)}^{\mathrm{km}}{[V_{\mathrm{DD}}-V_T\left(T_0\right)-{\alpha }_T\left({T-T}_0\right)]}^{\alpha -1}$

km由$\mu \left(T\right)={\mu }_0{\left(\frac{T}{T_0}\right)}^{\mathrm{km}}$得到；

α由$I=\mu ·C_{\mathrm{OX}}·\frac{W}{L}·{(V_{\mathrm{DD}}-V_T)}^{\alpha }$得到；

其中，μ为载流子迁移率，μ₀为参考温度下的迁移率，T₀是参考温度，T为实际温度，km为工艺参数；V_T为阈值电压，V_DD为所述第一、第二PMOS管P1、P2的漏极所连接的高电平的电压；α_T表示阈值电压的温度系数；I为晶体管电流，C_OX为单位面积的栅氧化层电容，W、L分别为沟道宽度、长度。

进一步地，各所述TICB中：

采用0.13微米工艺的晶体管，α取1.25。

进一步地，各所述TICB中：

所述第二PMOS管能够同时驱动两个所述第一NMOS管，所述第一PMOS管能够驱动一个所述第二NMOS管。

进一步地，所述的H型时钟树电路还包括：2^(N-1)个传统的缓冲器；

所述多个TICB为2^(N-1)-1个TICB；

N是所述H型时钟树电路中缓冲器的级数，为一正整数；

所述2^(N-1)个传统的缓冲器作为所述H型时钟树电路中的叶子节点。

本发明的温度不敏感时钟缓冲器较为简单，可以减小面积和功耗开销；本发明TICB所构成的H型时钟树电路可降低温度梯度造成的时钟扭斜。

附图说明

图1是实施例一的温度不敏感时钟缓冲器的原理图；

图2是实施例二中具体例子的H型时钟树示意图；

图3是温度梯度扫描模拟得到的信号波形；图3A是TN为-40℃时普通时钟树在热点的时钟信号波形；图3B是TN为25℃时普通时钟树在热点的时钟信号波形；图3C是TN为-40℃时实施例二中的H型时钟树在热点的时钟信号波形；图3D是TN为25℃时实施例二中的H型时钟树在热点的时钟信号波形；

图4A是普通时钟树的扭斜示意图；图4B是实施例二中的H型时钟树的扭斜示意图。

具体实施方式

下面将结合附图及实施例对本发明的技术方案进行更详细的说明。

需要说明的是，如果不冲突，本发明实施例以及实施例中的各个特征可以相互结合，均在本发明的保护范围之内。另外，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

实施例一、一种温度不敏感时钟缓冲器(TICB)，如图1所示，包括：

第一、第二反相器、第一NMOS管N4、第二NMOS管N3；

所述第一反相器的输出端与第二反相器的输入端相连；所述第一反相器的输入端作为TICB的输入端，所述第二反相器的输出端作为TICB的输出端；

所述第一NMOS管N4的漏极与所述第一反相器的输入端相连，栅极与所述第一反相器的输出端相连，源极接低电平；

所述第二NMOS管N3的漏极与所述第二反相器的输入端相连，栅极与所述第二反相器的输出端相连，源极接低电平。

本实施例中，所述第一反相器具体包括：

第一PMOS管P1和第三NMOS管N1；

所述第一PMOS管P1的栅极与所述第三NMOS管N1的栅极相连，作为所述第一反相器的输入端；

所述第一PMOS管P1的源极与所述第三NMOS管N1的漏极相连，作为所述第一反相器的输出端；

所述第一PMOS管P1的漏极接高电平；所述第三NMOS管N1的源极接低电平。

本实施例中，所述第二反相器具体包括：

第二PMOS管P2和第四NMOS管N2；

所述第二PMOS管P2的栅极与所述第四NMOS管N2的栅极相连，作为所述第二反相器的输入端；

所述第二PMOS管P2的源极与所述第四NMOS管N2的漏极相连，作为所述第二反相器的输出端；

所述第二PMOS管P2的漏极接高电平；所述第四NMOS管N2的源极接低电平。

本实施例的温度不敏感时钟缓冲器当接收到高电平到低电平的阶越输入时，所述第一PMOS管P1开始给中间节点C充电，但该充电过程受到所述第四NMOS管N2的抑制，总的充电电流为I_P1-I_N2。在两个电流相减后，他们的温度特性与普通的充放电电流相反，这使得所述第一反相器的延迟也呈现出与常规相反的负温度系数。

如果只有所述第二反相器连接了反向耦合的NMOS管，则所述温度不敏感时钟缓冲器只对下降沿信号的传输有特殊的温度系数。而在输入(输出)为上升沿信号时，反向耦合的NMOS管起初仅仅是一个负载，不起实质作用；而后，在输出端超过阈值电压时，所述第四NMOS管N2开始导通，帮助所述第三NMOS管N1对中间节点C进行放电，此时两个NMOS管的电流相加，不对温度特性造成明显的影响。为了让缓冲器对上升、下降两种延迟都具有温度不敏感的特性，所述温度不敏感时钟缓冲器的两级反相器上都要耦合反向的NMOS晶体管。这使得所述温度不敏感时钟缓冲器的输出可以维持时钟信号固有的占空比。无论输入为上升沿还是下降沿，所述温度不敏感时钟缓冲器内的两级延迟总是一个有正温度系数另一个有负温度系数。通过改变缓冲器中晶体管尺寸的比例并做SPICE模拟，反复微调所述第三、第四NMOS管N1、N2的尺寸可以得到延迟温度系数近似为零的温度不敏感时钟缓冲器。

晶圆厂目前普遍支持多阈值工艺。在SPICE模拟中发现，低阈值晶体管的温度系数较高。为进一步节省面积，有效利用反向耦合晶体管，使用低阈值NMOS管作为所述第一、第二NMOS管，耦合在标准阈值缓冲器内。低阈值的采用可将单个TICB缓冲器的面积开销从12％降低至8.3％。

本实施例中，各晶体管(包括第一、第二PMOS管P1、P2、第一、第二、第三、第四NMOS管N4、N3、N1、N2)具有相同的沟道长度；当所述第一PMOS管P1沟道宽度W_P1与所述第四NMOS管N2的沟道宽度W_N2满足下式条件时，所述第一、第二反相器的输出端从低电平到高电平的传输延迟T_PLH与温度有负温度系数。

$\frac{{\mu }_{0N}}{{\mu }_{0P}}{\left(\frac{T}{T_0}\right)}^{\mathrm{kmN}-\mathrm{kmP}}·\frac{{4V}_{\mathrm{DD}}-5V_{\mathrm{TN}}}{{4V}_{\mathrm{DD}}+{5V}_{\mathrm{TP}}}<\frac{W_{P1}}{W_{N2}}<\frac{{\mu }_{0N}{\mathrm{KI}}_N}{{\mu }_{0P}{\mathrm{KI}}_P}---\left(1\right)$

其中，

$\mathrm{KI}=\mathrm{km}{\left(\frac{T}{T_0}\right)}^{\mathrm{km}-1}{[V_{\mathrm{DD}}-V_T\left(T_0\right)-{\alpha }_T\left({T-T}_0\right)]}^{\alpha }-{\mathrm{\alpha \alpha }}_T{\left(\frac{T}{T_0}\right)}^{\mathrm{km}}{[V_{\mathrm{DD}}-V_T\left(T_0\right)-{\alpha }_T\left({T-T}_0\right)]}^{\alpha -1}$

其中，μ₀为参考温度下的迁移率(μ_0N为NMOS管的迁移率，μ_0P为PMOS管的迁移率)；T₀是参考温度，通常可采用室温，比如为25摄氏度；T为实际温度，在本实施例中取值范围在负40到120摄氏度之间；V_T为阈值电压(V_TN为NMOS管的阈值电压，V_TP为PMOS管的阈值电压)，V_DD为所述第一、第二PMOS管P1、P2的漏极所连接的高电平的电压；α_T表示阈值电压的温度系数；

km为工艺参数，通常小于零(kmN为NMOS管的工艺参数，kmP为PMOS管的工艺参数)；km由得到，μ为载流子迁移率；

α为工艺常量，由生产工艺决定，一般介于1和2之间；根据alphapowerlaw模型，晶体管电流可以近似表示为：

$I=\mu ·C_{\mathrm{OX}}·\frac{W}{L}·{(V_{\mathrm{DD}}-V_T)}^{\alpha }$

α可由上式得到，I为晶体管电流，C_OX为单位面积的栅氧化层电容，W、L分别为沟道宽度、长度；本实施例中选择采用0.13微米工艺的晶体管，α取经验值1.25。

由于从高电平到低电平的传输延迟T_PHL与温度有正温度系数，则在满足上式的条件下调整反相器与反向NMOS晶体管的沟道宽度，可以使得缓冲器的总延迟与温度近似无关。

实施例二，一种H型时钟树电路，包括：

多个实施例一中的TICB；其中一个TICB作为所述H型时钟树电路的根节点，该TICB的输入端作为所述H型时钟树电路的输入端，从该TICB开始，每一个TICB的输出端连接另外两个TICB的输入端，构成H树形电路。

也就是时钟树中各级TICB前后相连，每级TICB驱动下一级的两个TICB负载，实现平衡的时钟结构。

由于实施例一中的TICB的特殊结构，其延迟几乎不随温度变化，因此由于芯片内部温度分布不均匀造成的时钟扭斜可被降低。

为实现时钟树上信号传输延迟与温度无关：设计TICB缓冲器时，考虑到H型时钟树典型扇出为2，需要确保各连接有下一级TICB的TICB中，所述第二PMOS管P2能够同时驱动两个所述第一NMOS管N4(即所述第二PMOS管P2的电流大于两倍所述第一NMOS管N4的电流)，所述第一PMOS管P1能够驱动一个所述第二NMOS管N3(即所述第一PMOS管P1的电流大于所述第二NMOS管N3的电流)，且信号经过所述第一、第二PMOS管P1、P2的传输延迟要有负温度系数，即满足不等式(1)；同时，通过调整所述第三、第四NMOS管N1和N2的尺寸分别来控制两个下降沿传输延迟的大小，和负温度系数的上升沿延迟叠加后补偿温度系数，实现抗温度偏差。由于反向耦合N型晶体管对P型晶体管充电的抵消作用，充电电流小于普通缓冲器，TICB缓冲器的上升沿输出转换时间较大。

本实施例中，为保证时钟信号质量，触发器时钟端的电平转换时间应该较短，所述H型时钟树还可以包括：2^(N-1)个传统的缓冲器；

所述多个TICB为2^(N-1)-1个TICB；

N是所述H型时钟树电路中缓冲器的级数，为一正整数；

所述2^(N-1)个传统的缓冲器作为所述H型时钟树电路中的叶子节点，即作为所述H型时钟树的最后一级，其它缓冲器都为实施例一的TICB缓冲器。减少了一半TICB缓冲器，有利于降低功耗和面积开销。

一个具体的H型时钟树电路的例子如如图2所示，其中，右侧的有背景的区域表示热点区域。

该例子中，所述H型时钟树电路中缓冲器的级数为5级，即N＝5；包括15个实施例一的TICB，分别为第一到第十五TICB，和16个传统的缓冲器；根节点为第一TICB，第一TICB的输出端连接第二、第三TICB的输入端；

第二TICB的输出端连接第四、第五TICB的输入端，第三TICB的输出端连接第六、第七TICB的输入端；

第四TICB的输出端连接第八、第九TICB的输入端，第五TICB的输出端连接第十、第十一TICB的输入端，第六TICB的输出端连接第十二、第十三TICB的输入端，第七TICB的输出端连接第十四、第十五TICB的输入端；

第八到第十五TICB的输出端分别连接两个传统的缓冲器；

这样，每一级的缓冲器前后相连，构成了H树形电路。

实际应用中，H型时钟树的级数可根据需要设置，但电路的组成元件与方式可由该例子类推得到。

按照图2中H型时钟树的示意图，使用所发明的温度不敏感时钟缓冲器建立了抗温度偏差时钟树，并在TSMC65nm GP工艺下进行了实验。在该工艺下，UniCore-2CPU面积约为1600um×1600um，约有一万个触发器。芯片右边的阴影区域代表热点(hot spot)区域，其温度比左边正常区域的基准温度高。实验中假设两个区域内的温度分别均匀分布。正常区域的基准温度分别被设定为商用芯片的最低工作温度-40℃和室温25℃。对温度梯度，即热点区域与正常区域的温度差，进行步长为10℃、范围从0℃到80℃的Hspice扫描模拟。80℃的梯度范围覆盖了背景介绍中提到的77℃梯度。左右两侧温度的差别使得时钟树不同的分支上时钟信号延迟时间不同，出现了扭斜。作为比较，用Hspice分别模拟了普通时钟树、抗温度偏差时钟树两种分布方法在温度梯度下的时钟扭斜情况。

图3显示了模拟后得到的信号波形，TN代表正常区域的温度，时钟源为转换时间很短的阶越输入，100ps时为上升沿，800ps时为下降沿，时钟树终端为热点区域的时钟树分支输出。每个图中的时钟树终端波形为0℃到80℃梯度扫描得到的九条波形。从图3A和图3B中可以看到，普通时钟树延迟时间随温度变化幅度较大，九条波形较为分散；相比之下，图3C和图3D中显示的抗温度偏差时钟树在热点区域的延迟随温度变化幅度较小，九条波形几乎重叠在一起。

图4给出了完整的SPICE模拟结果。通过实验结果可以看出，图4A所示的普通时钟树在正常区域为室温时的下降沿有温度梯度引起的最大时钟扭斜，为26.1ps；而图4B所示的实施例二所提出的时钟树的最大扭斜为7.16ps，减小了73％。

本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件完成，所述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。本发明不限制于任何特定形式的硬件和软件的结合。

当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明的权利要求的保护范围。