一种抗总剂量辐照的CMOS集成电路

摘要

本发明公开了一种抗总剂量辐照的CMOS集成电路，属于电子技术领域。本发明抗总剂量辐照的CMOS集成电路包括NMOS器件和PMOS器件，器件之间通过沟槽隔离，其特征在于，所述沟槽用隔离材料一和隔离材料二的混合物填充，所述隔离材料一在总剂量辐照下产生固定正电荷，所述隔离材料二在总剂量辐照下产生固定负电荷，所述混合物在总剂量辐照下显示弱电荷性或电中性。本发明可用于航天、军事、核电和高能物理等与总剂量辐照相关的行业。

说明书

技术领域

本发明涉及CMOS集成电路，尤其涉及一种新型的抗总剂量辐照的CMOS集成电路，属于电子技术领域。

背景技术

集成电路技术正越来越广泛的被应用于航天、军事、核电和高能物理等与总剂量辐照相关的行业中。而且随着集成电路集成度的不断提高，半导体器件的尺寸日益减小，浅槽隔离技术正以其优良的器件隔离性能成为集成电路中器件之间电学隔离的主流技术。但是由于总剂量辐照粒子对于器件中二氧化硅氧化层的损伤，会在浅槽隔离结构的氧化层内产生大量的固定正电荷。在NMOS器件中，这些大量固定正电荷的存在会引起浅槽隔离氧化层附近的衬底反型，并在一定的源漏偏压下形成寄生管漏电。因而CMOS集成电路和器件漏电的大小与总剂量辐照后浅槽隔离结构材料中产生的固定正电荷的浓度密切相关，并成强正比关系。在器件主管开启之前，主管处于关态，但是这时的寄生管已经导通，形成较大的关态泄漏电流。这种关态泄漏电流会大大增加集成电路的功耗，并对集成电路的可靠性产生较大的负面影响，成为现阶段亟待解决的一个总剂量辐照可靠性问题。

因此，如果能够在不改变浅槽隔离技术的主流制备工艺的前提下提出一种可以减少总剂量辐照后浅槽隔离材料中产生的固定正电荷的浓度，以减少硅衬底的反型电子浓度，最终减少甚至消除NMOS器件总剂量辐照后CMOS集成电路和器件关态泄漏电流的新型隔离技术，将会对整个集成电路的抗辐照加固具有重大的意义。

发明内容

本发明的目的是提供一种可以极大程度提高集成电路抗总剂量性能的半导体工艺技术。

为了达到上述技术目的，本发明采用如下技术方案：

一种抗总剂量辐照的CMOS集成电路，包括NMOS器件和PMOS器件，器件之间通过沟槽隔离，其特征在于，所述沟槽用隔离材料一和隔离材料二的混合物填充，所述隔离材料一在总剂量辐照下产生固定正电荷，所述隔离材料二在总剂量辐照下产生固定负电荷，所述混合物在总剂量辐照下显示弱电荷性，优选为电中性。

其中，所述隔离材料一优选二氧化硅；所述隔离材料二优选氮化硅、氮化钛、氮化钽或它们的混合物，此处所述的混合物可以是两种材料的混合物，也可以是三种材料的混合物。

通过上述技术方案，本发明在现有的CMOS集成电路浅槽隔离技术(shallow-trench isolation：STI)基础上，引入与传统工艺完全兼容的氮化硅、氮化钛、氮化坦等工艺材料，并将这种材料与常规使用的二氧化硅材料按一定比例混合用于器件之间的隔离，在保持原有浅槽隔离技术优势的基础上极大幅度的提高了CMOS集成电路的抗总剂量性能。

本发明基于如下原理：

所述隔离材料一在总剂量辐照下产生固定正电荷，所述隔离材料二在总剂量辐照下产生固定负电荷，通过将所述隔离材料一和所述隔离材料二混合，并将混合物填充于MOS器件之间的沟槽，使得总剂量辐照后沟槽中既存在固定负电荷，又存在固定正电荷，只要适当调整隔离材料一和隔离材料二之间的比例关系，就可以使最终的沟槽显示弱电荷性，优选为电中性，这样就保证了无论是NMOS器件还是PMOS器件，浅槽隔离的材料在辐照后都不会因为强正电性或是强负电性引起衬底导通载流子积累，也就不会造成源漏导通电流，从根本上消除了总剂量辐照引起的CMOS集成电路的寄生管漏电问题，极大的增强了总剂量辐照环境下的CMOS集成电路的可靠性。

需要说明的是，所述隔离材料一和隔离材料二的具体配比(质量比)根据所使用的具体材料种类而不同，无法设定统一的范围或取值，但本领域技术人员通过有限次的试验可以根据具体的器件性能要求确定合适的配比，使最终的沟槽显示弱电荷性或电中性。

图1显示了常规浅槽隔离工艺结构和本发明在沟槽与衬底之间界面处的反型载流子浓度对比，可以看到采用本发明新型抗总剂量辐照工艺技术的NMOS器件经过总剂量辐照后已经不存在寄生管漏电，并且保证了PMOS器件也没有总剂量辐照引起的寄生管漏电，极大程度的提高了CMOS集成电路的抗总剂量辐照特性。

和现有技术相比，本发明的优势在于：

本发明所提出的能极大幅度提高CMOS集成电路抗总剂量辐照性能的半导体工艺技术，可以从根本上消除CMOS集成电路在总剂量辐照环境下的寄生漏电，大大的增强了CMOS集成电路的抗总剂量辐照性能，对于降低总剂量辐照下集成电路的功耗和增强集成电路的可靠性具有重大意义，在集成电路抗总剂量辐照加固技术应用中，有着明显的优势和广泛的应用前景。

附图说明

图1显示现有浅槽隔离结构和本发明浅槽隔离结构在沟槽与衬底之间界面处的反型载流子浓度对比；

图2-5显示实施例制备CMOS集成电路的各个步骤。

具体实施方式

下面通过一个具体的制备实施例结合附图对本发明作进一步描述。

本实施例制备本发明抗NMOS器件总剂量辐照的CMOS集成电路，主要包括如下步骤：

1)二氧化硅和氮化硅形成。如图2所示。在体硅衬底1上热氧化生长一层厚度大约为100埃米至200埃米的二氧化硅作为氮化硅与硅衬底之间的应力缓冲层2，然后再用低压化学气相淀积(LPCVD)方法淀积一层1000埃米至1500埃米氮化硅，作为阻挡层3。

2)沟壑光刻和刻蚀。如图3所示，在用光刻版光刻定义出所示图形后，用反应离子刻蚀(RIE)方法刻蚀梯形沟槽4，刻蚀气体可以是Cl₂，HBr，和O₂等。槽宽约为100至250纳米，槽深均约为300纳米至500纳米，梯形槽的正梯形边的倾斜角度约为75°～89°。

3)淀积隔离材料5。如图4所示，用高密度等离子体CVD(HDPCVD)的方法淀积氮化硅(Si₃N₄)和二氧化硅(SiO₂)的混合物至步骤2所刻蚀的沟槽4中。刻蚀与淀积的比例，即所谓的Etch/Depo比例，通常保持在0.14～0.33之间。

4)去除应力缓冲层2本身及其上方的各层。如图5所示，用化学机械抛光(CMP)，浓磷酸煮，漂洗等方法去除应力缓冲层2本身及其上方的各层材料，得到最终的CMOS集成电路。